| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 1 绪论 | 第12-18页 |
| 1.1 课题背景及研究意义 | 第12页 |
| 1.2 可重构技术的发展 | 第12-13页 |
| 1.3 容错结构的研究现状 | 第13-16页 |
| 1.3.1 设计减缓技术 | 第14-15页 |
| 1.3.2 可重配置技术 | 第15-16页 |
| 1.3.3 可进化硬件容错 | 第16页 |
| 1.4 主要内容和结构安排 | 第16-18页 |
| 2 动态部分可重构设计基础 | 第18-25页 |
| 2.1 FPGA介绍 | 第18-22页 |
| 2.1.1 工作原理 | 第18-19页 |
| 2.1.2 芯片结构 | 第19-20页 |
| 2.1.3 编程工艺 | 第20-21页 |
| 2.1.4 设计流程 | 第21-22页 |
| 2.2 动态部分可重构技术 | 第22-23页 |
| 2.3 动态部分可重构技术的设计流程 | 第23-24页 |
| 2.4 本章小结 | 第24-25页 |
| 3 DWC/TMR可重构容错系统设计 | 第25-46页 |
| 3.1 容错技术概述 | 第25-26页 |
| 3.1.1 双备份比较 | 第25页 |
| 3.1.2 三模冗余 | 第25-26页 |
| 3.1.3 混合冗余 | 第26页 |
| 3.2 混合容错结构 | 第26-29页 |
| 3.3 DWC/TMR可重构容错系统设计方案 | 第29-33页 |
| 3.3.1 方案分析 | 第29-30页 |
| 3.3.2 可靠性分析 | 第30-32页 |
| 3.3.3 软硬件平台 | 第32-33页 |
| 3.4 DWC/TMR可重构容错系统的设计流程 | 第33-40页 |
| 3.4.1 设计输入 | 第33-34页 |
| 3.4.2 综合优化 | 第34-36页 |
| 3.4.3 通信机制 | 第36页 |
| 3.4.4 PlanAhead重构实现 | 第36-40页 |
| 3.5 系统仿真及结果分析 | 第40-44页 |
| 3.5.1 系统仿真 | 第40页 |
| 3.5.2 硬件资源开销分析 | 第40-42页 |
| 3.5.3 功耗分析 | 第42-43页 |
| 3.5.4 结果比较及分析 | 第43-44页 |
| 3.6 本章小结 | 第44-46页 |
| 4 基于近似加法器的自重构容错系统设计 | 第46-72页 |
| 4.1 常规精确加法器 | 第46-48页 |
| 4.2 近似加法器 | 第48-49页 |
| 4.3 基于近似加法器的DCT/IDCT的MATLAB仿真 | 第49-55页 |
| 4.3.1 MATLAB及其相关函数介绍 | 第49-50页 |
| 4.3.2 DCT/IDCT变换原理 | 第50-51页 |
| 4.3.3 MATLAB仿真 | 第51-52页 |
| 4.3.4 仿真结果比较及分析 | 第52-55页 |
| 4.4 基于近似加法器的DCT/IDCT的FPGA设计 | 第55-61页 |
| 4.4.1 基于近似加法器的DCT变换 | 第55-56页 |
| 4.4.2 量化与逆量化 | 第56-57页 |
| 4.4.3 基于近似加法器的IDCT变换 | 第57-58页 |
| 4.4.4 Modelsim仿真 | 第58-60页 |
| 4.4.5 近似加法器的性能分析 | 第60-61页 |
| 4.5 基于近似加法器的自重构容错系统的设计与实现 | 第61-71页 |
| 4.5.1 自重构容错系统设计思想 | 第61-62页 |
| 4.5.2 动态自重构技术 | 第62-63页 |
| 4.5.3 自重构容错系统设计流程 | 第63-71页 |
| 4.6 本章小结 | 第71-72页 |
| 5 总结与展望 | 第72-73页 |
| 致谢 | 第73-74页 |
| 参考文献 | 第74-78页 |
| 附录A | 第78-80页 |
| 附录B | 第80页 |
