DDR3内存控制器的IP核设计及FPGA验证
| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 1 绪论 | 第8-14页 |
| ·课题研究背景 | 第8-10页 |
| ·内存发展概述 | 第8-9页 |
| ·内存控制器发展概述 | 第9-10页 |
| ·课题研究思路 | 第10-11页 |
| ·研究目标及适用范围 | 第10-11页 |
| ·研究内容 | 第11页 |
| ·课题研究意义 | 第11-12页 |
| ·论文结构 | 第12-14页 |
| 2 DDR3 SDRAM存储器技术分析 | 第14-26页 |
| ·DDR3概述 | 第14页 |
| ·DDR3关键技术介绍 | 第14-18页 |
| ·DDR3工作机制 | 第18-26页 |
| ·DDR3 SDRAM的工作状态机 | 第18-20页 |
| ·DDR3 SDRAM的上电及初始化过程 | 第20页 |
| ·DDR3模式寄存器配置 | 第20-22页 |
| ·DDR3 SDRAM指令 | 第22-25页 |
| ·DDR3 SDRAM的写校准操作 | 第25-26页 |
| 3 DDR3内存控制器的IP核设计 | 第26-44页 |
| ·DDR3内存子系统分析 | 第26-27页 |
| ·设计方案论证及内存控制器整体架构设计 | 第27-29页 |
| ·内存控制器主状态机设计 | 第29-30页 |
| ·DDR3内存控制器的RTL级设计 | 第30-42页 |
| ·用户接口模块设计 | 第30-34页 |
| ·初始化模块设计 | 第34-37页 |
| ·Bank管理模块设计 | 第37页 |
| ·定时器模块设计 | 第37页 |
| ·刷新控制电路设计 | 第37页 |
| ·指令仲裁模块设计 | 第37-38页 |
| ·地址命令解码电路设计 | 第38-39页 |
| ·ODT生成逻辑设计 | 第39页 |
| ·写校准电路设计 | 第39页 |
| ·ECC模块设计 | 第39-42页 |
| ·ALTMEMPHY数字接口设计 | 第42-44页 |
| ·ALTMEMPHY功能介绍 | 第42页 |
| ·ALTMEMPHY数字接口介绍 | 第42-43页 |
| ·ALTMEMPHY设计 | 第43-44页 |
| 4 DDR3内存控制器IP核的软件仿真 | 第44-59页 |
| ·验证平台(Test Bench)设计 | 第44-46页 |
| ·验证平台的组成 | 第44-45页 |
| ·平台搭建 | 第45-46页 |
| ·软件验证流程 | 第46-47页 |
| ·RTL级仿真测试结果及分析 | 第47-59页 |
| ·用户接口模块仿真测试 | 第47-50页 |
| ·初始化模块仿真测试 | 第50-52页 |
| ·指令仲裁模块仿真测试 | 第52-54页 |
| ·ECC模块仿真测试 | 第54-57页 |
| ·地址命令解码电路仿真测试 | 第57-59页 |
| 5 DDR3内存控制器IP核的板级调试及验证 | 第59-65页 |
| ·硬件验证平台介绍 | 第59-60页 |
| ·验证方案、流程及结果 | 第60-65页 |
| ·验证方案介绍 | 第60-61页 |
| ·验证流程介绍 | 第61-62页 |
| ·验证结果及分析 | 第62-65页 |
| 结论 | 第65-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-69页 |
| 攻读学位期间的研究成果 | 第69页 |
