实时图像消旋与无级缩放技术研究及FPGA+DDR实现
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-11页 |
| 第一章 绪论 | 第11-18页 |
| ·图像及视频技术概述 | 第11-14页 |
| ·图像技术 | 第11-12页 |
| ·视频技术 | 第12-14页 |
| ·模拟视频技术 | 第12页 |
| ·数字视频技术 | 第12-14页 |
| ·课题研究意义 | 第14-15页 |
| ·课题研究现状 | 第15-16页 |
| ·主要研究工作及论文安排 | 第16-18页 |
| ·主要研究工作 | 第16-17页 |
| ·论文安排 | 第17-18页 |
| 第二章 传统图像消旋和缩放技术 | 第18-26页 |
| ·电子消旋技术优点 | 第18-19页 |
| ·图像消旋的基本原理 | 第19-20页 |
| ·传统缩放插值技术 | 第20-21页 |
| ·最近邻域插值 | 第20-21页 |
| ·线性插值 | 第21页 |
| ·消旋和缩放技术融合和 FPGA 实现 | 第21-25页 |
| ·坐标变换公式的完善 | 第21-22页 |
| ·插值技术选择 | 第22-23页 |
| ·算法的实现 | 第23-25页 |
| ·具体方案 | 第23页 |
| ·特别处理 | 第23-24页 |
| ·算法流程 | 第24-25页 |
| ·本章小结 | 第25-26页 |
| 第三章 图像消旋和无级缩放算法的改进和仿真实现 | 第26-46页 |
| ·双线性插值图像的主观评价 | 第26-27页 |
| ·梯度的基本知识 | 第27-28页 |
| ·梯度插值模型 | 第28-31页 |
| ·梯度插值原理 | 第28-30页 |
| ·模型建立 | 第30-31页 |
| ·梯度插值图像的质量分析 | 第31-34页 |
| ·梯度插值的优势 | 第31-33页 |
| ·存在的问题 | 第33-34页 |
| ·对现有算法的改进 | 第34-36页 |
| ·具体的方案设计 | 第36-39页 |
| ·算法 MODELSIM 仿真 | 第39-43页 |
| ·图像数据源 | 第39-40页 |
| ·算法插值部分 | 第40-41页 |
| ·仿真图片分析 | 第41-43页 |
| ·算法性能分析 | 第43-45页 |
| ·本章小结 | 第45-46页 |
| 第四章 低成本高分辨率的硬件平台设计 | 第46-58页 |
| ·传统硬件平台概述 | 第46-47页 |
| ·平台的设计原理和框图 | 第47-49页 |
| ·主要单元模块 | 第49-57页 |
| ·控制器核心处理单元 | 第49页 |
| ·视频编解单元 | 第49-53页 |
| ·高速缓存 DDR | 第53-57页 |
| ·DDR 的特点 | 第53-55页 |
| ·DDR 的选型 | 第55-57页 |
| ·该硬件平台的发展空间 | 第57页 |
| ·本章小结 | 第57-58页 |
| 第五章 改进算法在新硬件平台上的 FPGA 实现 | 第58-84页 |
| ·设计方案调整 | 第58-59页 |
| ·IIC 配置模块 | 第59-61页 |
| ·中值滤波模块 | 第61-66页 |
| ·中值滤波的实现方法 | 第62-63页 |
| ·3×3 滑行窗口 | 第63-64页 |
| ·中值滤波的实现 | 第64-66页 |
| ·梯度插值模块 | 第66-70页 |
| ·4×4 滑行窗口 | 第66-68页 |
| ·梯度插值模块 | 第68-70页 |
| ·DDR 控制器的操作模块 | 第70-80页 |
| ·DDR 控制器的选择 | 第70页 |
| ·DDR 控制器的配置 | 第70-73页 |
| ·DDR 控制器的操作 | 第73-74页 |
| ·设计中存在的问题 | 第74-75页 |
| ·DDR 控制器操作的优化 | 第75-80页 |
| ·双线性插值模块 | 第80-82页 |
| ·本章小结 | 第82-84页 |
| 第六章 软硬件联调及结果分析 | 第84-94页 |
| ·软硬件联调 | 第84-88页 |
| ·调试用软硬件平台 | 第84-85页 |
| ·主要的调试工作 | 第85-86页 |
| ·调试中出现的问题及解决方法 | 第86-88页 |
| ·最终图像质量分析 | 第88-91页 |
| ·FPGA 资源使用情况 | 第91-92页 |
| ·实时性分析 | 第92-93页 |
| ·本章小结 | 第93-94页 |
| 第七章 总结与展望 | 第94-96页 |
| ·总结 | 第94-95页 |
| ·展望 | 第95-96页 |
| 致谢 | 第96-97页 |
| 参考文献 | 第97-100页 |
| 攻硕期间取得的研究成果 | 第100-101页 |
| 附录: FPGA+DDR 核心板实物图 | 第101-102页 |
