| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 第一章 绪论 | 第8-13页 |
| ·研究背景及意义 | 第8-9页 |
| ·SDH 的概况及现状 | 第9-10页 |
| ·FPGA 的优势以及开发工具的简介 | 第10-12页 |
| ·FPGA 的优点 | 第10页 |
| ·FPGA 开发流程 | 第10-11页 |
| ·开发工具的简介 | 第11-12页 |
| ·本文研究内容及章节安排 | 第12-13页 |
| 第二章 SDH 原理 | 第13-21页 |
| ·SDH 技术的优点 | 第13-14页 |
| ·接口方面 | 第13页 |
| ·复用方式 | 第13-14页 |
| ·兼容性 | 第14页 |
| ·运行维护方面 | 第14页 |
| ·STM-N 的帧结构 | 第14-17页 |
| ·段开销的内容 | 第15-17页 |
| ·管理单元指针的内容 | 第17页 |
| ·SDH 的复用方式 | 第17-20页 |
| ·低阶SDH 信号复用成高阶SDH 信号 | 第17-18页 |
| ·低速支路信号复用成SDH 信号STM-1 | 第18-20页 |
| ·SDH 网络的组成 | 第20-21页 |
| 第三章 基于FPGA 的解复用的设计 | 第21-43页 |
| ·设计框图 | 第21-23页 |
| ·算法流程图 | 第23-24页 |
| ·模块设计 | 第24-34页 |
| ·时钟转换模块 | 第24-25页 |
| ·STM-64 存储器 | 第25-26页 |
| ·帧定位模块 | 第26-27页 |
| ·帧失步处理模块 | 第27-28页 |
| ·奇偶校验模块设计 | 第28-29页 |
| ·并行解扰码模块的设计 | 第29-34页 |
| ·仿真结果及分析 | 第34-43页 |
| ·时钟转换模块仿真结果 | 第34-35页 |
| ·帧同步码组定位模块的仿真结果及分析 | 第35页 |
| ·并行解扰码模块的仿真结果及分析 | 第35-36页 |
| ·STM-16 解复用的仿真结果及分析 | 第36-38页 |
| ·STM-16 解复用的ChipScope Pro 验证结果 | 第38-39页 |
| ·STM-64 解复用的仿真结果及分析 | 第39-40页 |
| ·STM-64 解复用的ChipScope Pro 验证结果 | 第40-43页 |
| 第四章 基于FPGA 的SDH 复用的设计 | 第43-54页 |
| ·设计框图 | 第43-44页 |
| ·算法描述 | 第44-45页 |
| ·模块设计 | 第45-51页 |
| ·时钟转换模块 | 第46-47页 |
| ·STM-1 成帧模块 | 第47-48页 |
| ·并行扰码模块 | 第48-49页 |
| ·STM-1 复用成STM-16 模块 | 第49页 |
| ·STM-16 复用成STM-64 | 第49-51页 |
| ·复用系统的仿真结果及分析 | 第51-54页 |
| ·时钟转换模块仿真结果 | 第51页 |
| ·STM-1 复用成STM-16 的ChipScope 验证结果 | 第51-52页 |
| ·STM-16 复用成STM-64 的仿真结果 | 第52-54页 |
| 第五章 总结 | 第54-56页 |
| 致谢 | 第56-57页 |
| 参考文献 | 第57-59页 |
| 附录一 并行 64bit 帧定位模块的 Verilog 程序代码 | 第59-68页 |
| 攻硕期间所取得的研究成果 | 第68-69页 |
