| 摘要 | 第1-6页 |
| ABSTRACT | 第6-8页 |
| 致谢 | 第8-9页 |
| 目录 | 第9-11页 |
| 插图清单 | 第11-12页 |
| 表格清单 | 第12-13页 |
| 第1章 绪论 | 第13-16页 |
| ·微处理器概述 | 第13页 |
| ·我国微处理器发展现状 | 第13-15页 |
| ·论文主要章节及内容 | 第15-16页 |
| 第2章 MIPS概述 | 第16-24页 |
| ·精简指令集计算机 | 第16页 |
| ·MIPS微处理器 | 第16-18页 |
| ·MIPS指令集 | 第18-21页 |
| ·MIPS指令类型 | 第18-19页 |
| ·MIPS指令分类 | 第19-20页 |
| ·MIPS指令寻址方式 | 第20-21页 |
| ·VEGA指令及译码 | 第21页 |
| ·微处理器的设计 | 第21-24页 |
| ·微处理器的设计过程 | 第22页 |
| ·微处理器的设计目标 | 第22-24页 |
| 第3章 VEGA总体设计 | 第24-34页 |
| ·VEGA的系统框图及主要性能指标 | 第24-25页 |
| ·VEGA CPU指令流水线结构 | 第25-29页 |
| ·流水线操作 | 第26-27页 |
| ·流水线冒险(Pipeline Hazard) | 第27-28页 |
| ·异常和互锁(Exception and Interlock) | 第28-29页 |
| ·VEGA CPU主要模块介绍 | 第29-34页 |
| ·VEGA寄存器 | 第29-30页 |
| ·系统控制协处理器(CPO) | 第30-31页 |
| ·取指单元 | 第31-32页 |
| ·指令译码单元 | 第32页 |
| ·算术逻辑运算单元 | 第32页 |
| ·Cache控制单元 | 第32-33页 |
| ·Write Buffer | 第33页 |
| ·流水线控制单元 | 第33页 |
| ·总线接口单元(BIU) | 第33-34页 |
| 第4章 VEGA内存管理单元的设计 | 第34-51页 |
| ·VEGA | 第34-39页 |
| ·VEGA内存管理概述 | 第34页 |
| ·VEGA虚拟存储空间 | 第34-35页 |
| ·翻译后援缓冲(TLB) | 第35-37页 |
| ·TLB操作相关的CPO寄存器和TLB指令 | 第37-39页 |
| ·VEGA内存管理模块结构和操作 | 第39-41页 |
| ·VEGA MMU的硬件结构 | 第39-40页 |
| ·MMU在流水线上对虚拟地址的翻译的时序要求 | 第40-41页 |
| ·VEGA JTLB逻辑设计 | 第41-46页 |
| ·JTLB的组成框图及外部信号 | 第41-43页 |
| ·JCAM的设计及主要信号产生 | 第43-44页 |
| ·JTLB的指令操作路径和时序 | 第44-46页 |
| ·JTLB的逻辑设计 | 第46-49页 |
| ·ITLB的结构框图 | 第46-47页 |
| ·ICAM的设计及主要信号产生 | 第47-48页 |
| ·ITLB内容的更新操作 | 第48-49页 |
| ·TLB相关异常的产生 | 第49-51页 |
| ·TLB异常信号的种类 | 第49-50页 |
| ·TLB异常信号的产生和相应的硬件处理 | 第50-51页 |
| 第5章 FPGA平台验证 | 第51-62页 |
| ·FPGA结构简介 | 第51-55页 |
| ·可配置单元 | 第51页 |
| ·FPGA的全局时钟 | 第51-53页 |
| ·片内BLOCK RAM | 第53-55页 |
| ·FPGA设计方法及流程 | 第55-57页 |
| ·设计综合： | 第55-56页 |
| ·Implement(实现) | 第56-57页 |
| ·FPGA中的约束(Constrains) | 第57-58页 |
| ·综合约束 | 第57-58页 |
| ·Xilinx用户约束 | 第58页 |
| ·VEGA FPGA硬件验证平台 | 第58-62页 |
| ·VEGA FPGA系统的构成及原理 | 第59-60页 |
| ·FPGA在线查错和调试 | 第60-62页 |
| 结论 | 第62-64页 |
| 参考文献 | 第64页 |