高速AES算法IP核的研究

摘要	第1-4页
Abstract	第4-7页
第一章 绪论	第7-17页
·研究背景	第7页
·数字集成电路设计	第7-13页
·数字集成电路设计流程	第8-9页
·规格定义	第9-10页
·系统构架的基本原则	第10-13页
·FPGA设计与原型验证	第13-14页
·论文主要工作及章节安排	第14-17页
第二章 高级加密标准AES算法介绍	第17-29页
·高级加密标准的起源	第17-18页
·AES的基本运算	第18-20页
·GF(2~8)的加法	第18-19页
·GF(2~8)的乘法	第19-20页
·AES加密与解密	第20-29页
·AES算法结构	第20-26页
·AES密钥扩展过程	第26-29页
第三章 AES加解密IP核的实现	第29-47页
·实现思想	第29页
·AES加解密IP核的模块划分	第29-42页
·模块划分原则	第29-30页
·AES顶层的三大模块	第30-42页
·AES加解密IP核的设计	第42-47页
·RTL级可综合代码的编写	第42-45页
·对AES加解密IP核进行综合	第45-47页
第四章 AES加解密IP核的仿真	第47-55页
·数字集成电路的仿真	第47-51页
·仿真的基本概念	第47-48页
·Testbench基本概念	第48页
·Testbench设计原则	第48-51页
·AES加解密IP核的仿真	第51-54页
·AES加解密IP核的前仿真	第51-53页
·AES加解密IP核的后仿真	第53-54页
·试验结果与分析	第54-55页
第五章 总结与展望	第55-57页
致谢	第57-59页
参考文献	第59-63页
附录A 仿真测试程序的部分代码	第63-65页
研究成果	第65页