| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 第一章 综述 | 第7-13页 |
| 1.1 课题来源及意义 | 第7-8页 |
| 1.2 纠错码理论及国内外应用现状 | 第8-10页 |
| 1.2.1 纠错码理论的发展历程 | 第8-9页 |
| 1.2.2 RS码的实际应用简介 | 第9页 |
| 1.2.3 RS码的一些常用编译码实现方案 | 第9-10页 |
| 1.3 论文主要工作及结构安排 | 第10-13页 |
| 第二章 RS码基本概念和编码器结构 | 第13-19页 |
| 2.1 循环码相关概念 | 第13-16页 |
| 2.1.1 循环码的多项式描述 | 第13-14页 |
| 2.1.2 循环码的生成矩阵与校验矩阵 | 第14-15页 |
| 2.1.3 系统码的构成 | 第15-16页 |
| 2.2 RS码的编码 | 第16-17页 |
| 2.2.1 多元BCH码与RS码 | 第16-17页 |
| 2.2.2 RS码的编码 | 第17页 |
| 2.3 RS码编码算法与编码器结构 | 第17-19页 |
| 第三章 R码译码算法和译码器结构 | 第19-31页 |
| 3.1 RS码的基本译码算法 | 第19-20页 |
| 3.2 RS码的时域译码方法及译码器结构 | 第20-26页 |
| 3.2.1 由接收到的码字R(x)计算出伴随式S | 第20-21页 |
| 3.2.2 错误位置多项式的求解 | 第21-25页 |
| 3.2.3 确定错误位置图样并纠错 | 第25-26页 |
| 3.3 RS码的频域译码方法及译码器结构 | 第26-31页 |
| 3.3.1 GF(2~m)的傅立叶变换与傅立叶反变换 | 第26-28页 |
| 3.3.2 频域译码算法 | 第28-31页 |
| 第四章 交织器和解交织器的原理与设计 | 第31-39页 |
| 4.1 数据交织基本原理 | 第31页 |
| 4.2 分组交织器与卷积交织器的性能分析 | 第31-33页 |
| 4.2.1 分组交织器 | 第31-32页 |
| 4.2.2 卷积交织器 | 第32-33页 |
| 4.3 基于FPGA的分组交织器和卷积交织器设计 | 第33-39页 |
| 4.3.1 基于FPGA的分组交织器的设计 | 第33-36页 |
| 4.3.2 基于FPGA的卷积交织器设计 | 第36-39页 |
| 第五章 基于FPGA的高速RS编译码器实现 | 第39-55页 |
| 5.1 ALTERA公司CYCLONE系列FPGA简介 | 第39-42页 |
| 5.1.1 Cyclone性能和特性 | 第39-40页 |
| 5.1.2 Cyclone器件的配置[36] | 第40-41页 |
| 5.1.3 Altera公司FPGA开发平台Quartus软件介绍 | 第41-42页 |
| 5.2 RS(255,239)编码器的电路实现与仿真结果 | 第42-46页 |
| 5.2.1 RS (255,239)码的技术参数 | 第42页 |
| 5.2.2 有限域运算的硬件实现 | 第42-44页 |
| 5.2.3 基于FPGA的RS (255,239)编码器的电路实现 | 第44-46页 |
| 5.2.4 编码器的逻辑综合与仿真结果 | 第46页 |
| 5.3 RS (255,239)译码器的电路实现与仿真结果 | 第46-52页 |
| 5.3.1 译码方案的选择 | 第46-47页 |
| 5.3.2 伴随式计算电路的实现 | 第47-48页 |
| 5.3.3 改进的Euclid算法计算模块的电路实现 | 第48-50页 |
| 5.3.4 钱搜索和Forney算法电路的设计 | 第50-51页 |
| 5.3.5 RS (255,239)译码器的顶层电路与仿真结果 | 第51-52页 |
| 5.4 RS (255,239)码的纠错性能分析 | 第52-55页 |
| 5.4.1 不可纠错误概率的计算 | 第52-53页 |
| 5.4.2 译码错误概率 | 第53-55页 |
| 第六章 无线接入网中高速抗干扰编码模块设计与实现 | 第55-63页 |
| 6.1 抗干扰编码模块的总体方案 | 第55-56页 |
| 6.2 RS缩短码的设计与实现 | 第56-58页 |
| 6.3 时钟同步电路的设计与实现 | 第58-59页 |
| 6.4 数据的加解扰 | 第59-60页 |
| 6.5 帧交织、帧同步及差分编码电路 | 第60-63页 |
| 第七章 结束语 | 第63-65页 |
| 致谢 | 第65-67页 |
| 参考文献 | 第67-69页 |
