| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 课题来源及目的和意义 | 第10-11页 |
| 1.2 高速数据存储器的国内外发展现状 | 第11-14页 |
| 1.2.1 国外发展现状 | 第11-12页 |
| 1.2.2 国内发展现状 | 第12-13页 |
| 1.2.3 发现现状的分析 | 第13-14页 |
| 1.3 主要研究内容及论文结构 | 第14-15页 |
| 第2章 高速数据存储器方案设计 | 第15-29页 |
| 2.1 高速数据储存器技术要求 | 第15-18页 |
| 2.1.1 数字回波信号技术要求 | 第15-16页 |
| 2.1.2 遥测信号技术要求 | 第16-17页 |
| 2.1.3 数据存储要求 | 第17页 |
| 2.1.4 数据上传要求 | 第17页 |
| 2.1.5 其他要求 | 第17-18页 |
| 2.2 硬件总体方案设计 | 第18-26页 |
| 2.2.1 LVDS 接收电路设计方案 | 第19-21页 |
| 2.2.2 遥测接收模块设计方案 | 第21-23页 |
| 2.2.3 USB 接口模块设计方案 | 第23-26页 |
| 2.3 大容量存储模块设计方案 | 第26页 |
| 2.4 高速缓存模块设计方案 | 第26-27页 |
| 2.5 主控电路的设计 | 第27页 |
| 2.6 本章小结 | 第27-29页 |
| 第3章 高速缓冲存储的实现 | 第29-41页 |
| 3.1 SDRAM 简介 | 第29-30页 |
| 3.2 SDRAM 的基本操作 | 第30-37页 |
| 3.2.1 SDRAM 初始化操作 | 第31-33页 |
| 3.2.2 行激活操作 | 第33-34页 |
| 3.2.3 数据读/写操作 | 第34-35页 |
| 3.2.4 预充电操作 | 第35-36页 |
| 3.2.5 刷新操作 | 第36-37页 |
| 3.3 SDRAM 控制状态机的设计 | 第37-40页 |
| 3.3.1 SDRAM 刷新控制状态机 | 第37-38页 |
| 3.3.2 SDRAM 初始化状态机 | 第38页 |
| 3.3.3 SDRAM 读写控制状态机 | 第38-40页 |
| 3.4 本章小结 | 第40-41页 |
| 第4章 高速数据存储器控制逻辑设计 | 第41-53页 |
| 4.1 逻辑的整体方案设计 | 第41-43页 |
| 4.2 SDRAM 控制逻辑的设计 | 第43-45页 |
| 4.2.1 SDRAM 控制逻辑的组成 | 第43-44页 |
| 4.2.2 sdram_fifo_ctrl 状态机设计 | 第44-45页 |
| 4.3 CF 卡控制逻辑的设计 | 第45-48页 |
| 4.3.1 CF 卡控制逻辑的总体设计 | 第45-46页 |
| 4.3.2 cf_cfrl 逻辑设计 | 第46-48页 |
| 4.4 USB 接口逻辑设计 | 第48-52页 |
| 4.4.1 USB 接口逻辑的总体设计 | 第48-49页 |
| 4.4.2 down_load 状态机设计 | 第49-50页 |
| 4.4.3 cmd_decord 状态机设计 | 第50-52页 |
| 4.5 本章小结 | 第52-53页 |
| 第5章 高速数据存储器调试及验证 | 第53-65页 |
| 5.1 调试综述 | 第53页 |
| 5.2 FPGA 的配置电路和 JTAG 电路调试 | 第53-57页 |
| 5.2.1 问题的现象 | 第55-56页 |
| 5.2.2 问题的分析与解决措施 | 第56-57页 |
| 5.3 LVDS 数据接收电路调试 | 第57-58页 |
| 5.4 数据接收误码率测试 | 第58-61页 |
| 5.4.1 LVDS 数据的误码率测试 | 第58-60页 |
| 5.4.2 RS422 数据误码率测试 | 第60-61页 |
| 5.5 CF 卡读写速度测试 | 第61-63页 |
| 5.5.1 CF 卡写入速度的测试 | 第61-62页 |
| 5.5.2 CF 卡读出速度测试 | 第62-63页 |
| 5.6 USB 上传速度的测试 | 第63-64页 |
| 5.7 本章小结 | 第64-65页 |
| 结论 | 第65-66页 |
| 参考文献 | 第66-70页 |
| 个人简历 | 第70-72页 |
| 致谢 | 第72页 |