可重构密码协处理器设计
| 摘要 | 第10-11页 |
| ABSTRACT | 第11页 |
| 第一章 绪论 | 第12-18页 |
| 1.1 课题研究背景与意义 | 第12-13页 |
| 1.2 可重构技术的发展 | 第13-14页 |
| 1.3 随机数发生器的发展 | 第14-15页 |
| 1.4 国内外研究现状 | 第15-17页 |
| 1.5 论文的研究内容与组织结构 | 第17-18页 |
| 第二章 密码算法的可重构研究 | 第18-48页 |
| 2.1 典型分组密码 | 第18-31页 |
| 2.1.1 DES算法 | 第19-24页 |
| 2.1.2 AES算法 | 第24-29页 |
| 2.1.3 SM4算法 | 第29-31页 |
| 2.2 典型Hash函数 | 第31-40页 |
| 2.2.1 SHA算法简介与分析 | 第32-40页 |
| 2.3 可重构运算单元模型 | 第40-46页 |
| 2.3.1 密码算法可重构基本单元分析 | 第40-42页 |
| 2.3.2 密码算法可重构基本单元设计 | 第42-46页 |
| 2.4 可重构密码处理模块设计 | 第46-47页 |
| 2.5 本章小结 | 第47-48页 |
| 第三章 协处理器模块辅助单元设计 | 第48-63页 |
| 3.1 真随机数发生器设计 | 第48-55页 |
| 3.1.1 真随机数发生器原理 | 第48-50页 |
| 3.1.2 随机序列后续处理技术 | 第50-54页 |
| 3.1.3 真随机数发生器结构图 | 第54-55页 |
| 3.2 缓存单元设计 | 第55-62页 |
| 3.2.1 FIFO功能与用途 | 第55-57页 |
| 3.2.2 同步FIFO设计 | 第57-59页 |
| 3.2.3 异步FIFO设计 | 第59-62页 |
| 3.3 本章小结 | 第62-63页 |
| 第四章 可重构密码协处理器设计 | 第63-75页 |
| 4.1 AXI从机接口 | 第63-64页 |
| 4.2 配置寄存器 | 第64-71页 |
| 4.3 可重构密码协处理器架构设计 | 第71-73页 |
| 4.4 本章小结 | 第73-75页 |
| 第五章 可重构密码协处理器的验证与分析 | 第75-86页 |
| 5.1 TRNG的验证 | 第75-78页 |
| 5.2 密码单元的映射验证 | 第78-83页 |
| 5.3 性能比较分析 | 第83-85页 |
| 5.4 本章小结 | 第85-86页 |
| 结束语 | 第86-87页 |
| 致谢 | 第87-88页 |
| 参考文献 | 第88-91页 |
| 作者在学期间取得的学术成果 | 第91页 |
