| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 缩略语表 | 第12-14页 |
| 第1章 绪论 | 第14-20页 |
| 1.1 课题背景与意义 | 第14-16页 |
| 1.2 分数频率综合器国内外研究现状综述 | 第16-18页 |
| 1.3 研究内容与设计指标 | 第18-19页 |
| 1.4 论文的组织结构 | 第19-20页 |
| 第2章 分数频率综合器的基本理论与结构设计 | 第20-34页 |
| 2.1 锁相环频率综合器的基本结构 | 第20-21页 |
| 2.1.1 整数锁相环频率综合器 | 第20-21页 |
| 2.1.2 分数锁相环频率综合器 | 第21页 |
| 2.2 分数频率综合器基本模块 | 第21-26页 |
| 2.2.1 压控振荡器 | 第21-23页 |
| 2.2.2 鉴频鉴相器和电荷泵 | 第23页 |
| 2.2.3 环路滤波器 | 第23-24页 |
| 2.2.4 分频器 | 第24-25页 |
| 2.2.5 △-∑调制器 | 第25-26页 |
| 2.3 分数频率综合器性能分析 | 第26-31页 |
| 2.3.1 相位噪声 | 第26-29页 |
| 2.3.2 频谱杂散 | 第29-30页 |
| 2.3.3 锁定建立时间 | 第30页 |
| 2.3.4 锁定频率范围 | 第30-31页 |
| 2.3.5 频率分辨率 | 第31页 |
| 2.4 本文分数频率综合器的系统结构设计 | 第31-32页 |
| 2.5 本章小结 | 第32-34页 |
| 第3章 分数分频器中全定制电路的设计与前仿真 | 第34-54页 |
| 3.1 高速二分频器的设计与前仿真 | 第35-43页 |
| 3.1.1 电路结构 | 第35-38页 |
| 3.1.2 参数设计 | 第38-41页 |
| 3.1.3 缓冲设计 | 第41页 |
| 3.1.4 前仿真结果 | 第41-43页 |
| 3.2 0.5步进可编程分频器的设计与前仿真 | 第43-53页 |
| 3.2.1 相位切换电路 | 第45-49页 |
| 3.2.2 整数可编程分频器 | 第49-50页 |
| 3.2.3 0.5步进可编程分频器前仿真结果 | 第50-53页 |
| 3.3 本章小结 | 第53-54页 |
| 第4章 分数分频器中半定制电路设计与前仿真 | 第54-66页 |
| 4.1 半定制电路的设计方法 | 第54-56页 |
| 4.2 △-∑调制器的基本原理 | 第56-60页 |
| 4.2.1 噪声整形 | 第56-57页 |
| 4.2.2 量化噪声 | 第57-59页 |
| 4.2.3 △-∑调制器结构 | 第59-60页 |
| 4.3 △-∑调制器的设计与前仿真 | 第60-64页 |
| 4.3.1 改进的△-∑调制器结构设计 | 第60-63页 |
| 4.3.2 △-∑调制器前仿真结果 | 第63-64页 |
| 4.4 本章小结 | 第64-66页 |
| 第5章 分数分频器整体前仿真与版图设计及其后仿真 | 第66-76页 |
| 5.1 分数分频器整体前仿真 | 第66-67页 |
| 5.2 版图设计要点 | 第67-69页 |
| 5.2.1 版图设计规则 | 第67-68页 |
| 5.2.2 版图布局 | 第68页 |
| 5.2.3 版图匹配性 | 第68页 |
| 5.2.4 保护环 | 第68-69页 |
| 5.3 分数分频器版图设计及各模块后仿真 | 第69-73页 |
| 5.3.1 高速二分频器版图设计与后仿真 | 第69-71页 |
| 5.3.2 0.5步进可编程分频器版图设计与后仿真 | 第71-72页 |
| 5.3.3 分数分频器整体版图 | 第72-73页 |
| 5.4 分数分频器整体后仿真 | 第73-75页 |
| 5.5 本章小结 | 第75-76页 |
| 第6章 总结与展望 | 第76-78页 |
| 参考文献 | 第78-82页 |
| 致谢 | 第82-84页 |
| 作者攻读硕士学位期间发表的论文 | 第84页 |