| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 缩略语对照表 | 第10-14页 |
| 第一章 绪论 | 第14-18页 |
| 1.1 课题研究背景和意义 | 第14-15页 |
| 1.2 相关研究工作 | 第15-16页 |
| 1.3 本文工作及组织结构 | 第16-18页 |
| 第二章 PPMd算法理论分析及FPGA简介 | 第18-34页 |
| 2.1 PPM算法的发展和原理 | 第19-28页 |
| 2.1.1 PPM算法的发展 | 第19页 |
| 2.1.2 PPM算法原理 | 第19-27页 |
| 2.1.3 最大阶数Order与内存大小对压缩率的影响 | 第27-28页 |
| 2.2 PPMd压缩算法原理 | 第28-31页 |
| 2.2.1 PPM算法各种变体 | 第28-29页 |
| 2.2.2 PPMd算法 | 第29-31页 |
| 2.3 区间编码 | 第31页 |
| 2.4 FPGA结构组成 | 第31-33页 |
| 2.5 本章小节 | 第33-34页 |
| 第三章 PPMd压缩算法IP核实现 | 第34-58页 |
| 3.1 FPGA内部逻辑设计 | 第34-35页 |
| 3.2 DDR接口的实现 | 第35-37页 |
| 3.2.1 Xilinx MIG简介 | 第35-36页 |
| 3.2.2 MIG接口的封装 | 第36-37页 |
| 3.2.3 MIG接口测试 | 第37页 |
| 3.3 匹配预测过程的实现 | 第37-42页 |
| 3.3.1 模块并行化查询存在的问题 | 第38页 |
| 3.3.2 并行匹配修改方案 | 第38-42页 |
| 3.4 逃逸模块的实现 | 第42-45页 |
| 3.4.1 逃逸模块并行化处理 | 第42-44页 |
| 3.4.2 逃逸模块回退过程 | 第44页 |
| 3.4.3 逃逸模块的预测过程 | 第44-45页 |
| 3.4.4 逃逸模块接口 | 第45页 |
| 3.5 更新过程的实现 | 第45-48页 |
| 3.5.1 节点信息更新 | 第46页 |
| 3.5.2 节点后继字符数组更新 | 第46-47页 |
| 3.5.3 内存控制 | 第47-48页 |
| 3.6 区间编码器模块的实现 | 第48-50页 |
| 3.6.1 编码器模块的整体架构 | 第48-49页 |
| 3.6.2 除法器的实现 | 第49-50页 |
| 3.7 主控制模块的实现 | 第50-51页 |
| 3.7.1 主控制模块的功能 | 第51页 |
| 3.7.2 主控制模块的实现 | 第51页 |
| 3.8 常量模块的实现 | 第51-52页 |
| 3.9 输入输出模块的实现 | 第52页 |
| 3.10 性能评估 | 第52-53页 |
| 3.10.1 加载上下文信息分析 | 第53页 |
| 3.10.2 查询匹配过程分析 | 第53页 |
| 3.10.3 更新过程分析 | 第53页 |
| 3.11 优化方案 | 第53-55页 |
| 3.11.1 加载上下文信息分析 | 第53-55页 |
| 3.12 加载上下文信息优化 | 第55-56页 |
| 3.12.1 节点信息存放格式的优化 | 第55页 |
| 3.12.2 其他模块的修改 | 第55-56页 |
| 3.13 本章小节 | 第56-58页 |
| 第四章 压缩IP核结果测试与分析 | 第58-64页 |
| 4.1 测试方案 | 第58-59页 |
| 4.1.1 Modelsim软件功能仿真 | 第58页 |
| 4.1.2 Atlys Spartan-6 开发板仿真 | 第58-59页 |
| 4.2 测试结果 | 第59-62页 |
| 4.3 结果分析 | 第62-63页 |
| 4.3.1 结果的正确性分析 | 第62页 |
| 4.3.2 测试结果性能分析 | 第62-63页 |
| 4.4 本章小结 | 第63-64页 |
| 第五章 结论和展望 | 第64-66页 |
| 5.1 研究结论 | 第64页 |
| 5.2 研究展望 | 第64-66页 |
| 参考文献 | 第66-70页 |
| 致谢 | 第70-72页 |
| 作者简介 | 第72-73页 |