| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 研究背景 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 研究意义 | 第11页 |
| 1.4 论文安排 | 第11-13页 |
| 第二章 RS解码算法的研究 | 第13-37页 |
| 2.1 理论研究 | 第13-17页 |
| 2.1.1 有限域和码 | 第13-15页 |
| 2.1.2 循环码 | 第15页 |
| 2.1.3 BCH码 | 第15-16页 |
| 2.1.4 RS码的编码 | 第16页 |
| 2.1.5 RS码的性能 | 第16-17页 |
| 2.2 BM解码算法的研究 | 第17-28页 |
| 2.2.1 符号和公式说明 | 第17-18页 |
| 2.2.2 iBM算法 | 第18-20页 |
| 2.2.3 纠错纠删iBM算法 | 第20-22页 |
| 2.2.4 riBM算法 | 第22-23页 |
| 2.2.5 纠错纠删改进iBM算法 | 第23-24页 |
| 2.2.6 纠错纠删riBM算法 | 第24-25页 |
| 2.2.7 BM算法的硬件框架 | 第25-28页 |
| 2.3 riBM算法的软件验证 | 第28-30页 |
| 2.4 步进解码算法的研究 | 第30-35页 |
| 2.4.1 传统步进算法 | 第30-31页 |
| 2.4.2 改进步进算法 | 第31-32页 |
| 2.4.3 新形式步进算法 | 第32页 |
| 2.4.4 简化步进算法 | 第32-33页 |
| 2.4.5 行列式计算电路的设计 | 第33-35页 |
| 2.5 本章小结 | 第35-37页 |
| 第三章 RS解码器的电路设计 | 第37-61页 |
| 3.1 电路设计中的方法和思路 | 第37-39页 |
| 3.1.1 状态转移图的绘制方法 | 第37-38页 |
| 3.1.2 基于算法依赖图的阵列设计方法 | 第38页 |
| 3.1.3 模块间流水线化的分析 | 第38-39页 |
| 3.2 有限域运算部件的设计 | 第39-43页 |
| 3.2.1 有限域加法器的设计 | 第39页 |
| 3.2.2 普通基并行乘法器的设计 | 第39-40页 |
| 3.2.3 普通基串行乘法器的设计 | 第40-41页 |
| 3.2.4 正则基并行乘法器的设计 | 第41-42页 |
| 3.2.5 对偶基乘法器的设计 | 第42-43页 |
| 3.3 RS编码器的设计 | 第43-46页 |
| 3.4 基于riBM算法的RS解码器的设计 | 第46-55页 |
| 3.4.1 伴随式计算模块(SYN模块)的设计 | 第46-47页 |
| 3.4.2 解关键方程模块(KES模块)的设计 | 第47-50页 |
| 3.4.3 检错和纠错模块(CESS模块)的设计 | 第50-52页 |
| 3.4.4 CESS模块中求逆方式的选择 | 第52-53页 |
| 3.4.5 FIFO模块的设计 | 第53-55页 |
| 3.5 RS解码器中其他结构或模块的设计 | 第55-58页 |
| 3.5.1 多项式相乘电路的设计 | 第55-56页 |
| 3.5.2 偏差计算结构 | 第56页 |
| 3.5.3 删余位置多项式计算模块的设计 | 第56-57页 |
| 3.5.4 码字删余时的辅助模块的设计 | 第57-58页 |
| 3.5.5 码字删信时的辅助模块的设计 | 第58页 |
| 3.8 本章小结 | 第58-61页 |
| 第四章 RS解码器的FPGA实现 | 第61-75页 |
| 4.1 FPGA设计技术和软硬平台简介 | 第61-62页 |
| 4.1.1 FPGA技术简介 | 第61页 |
| 4.1.2 软硬平台简介 | 第61-62页 |
| 4.2 Spartan6中的时钟资源和使用 | 第62-65页 |
| 4.2.1 Sparten-6中的时钟资源 | 第62页 |
| 4.2.2 Sparten-6中的时钟管理单元 | 第62-63页 |
| 4.2.3 串行乘法器的时钟方案 | 第63-65页 |
| 4.2.4 串行乘法器时钟方案中约束的添加 | 第65页 |
| 4.3 PlanAhead中Floorplan的方法 | 第65-66页 |
| 4.4 普通基有限域运算部件的仿真结果 | 第66-67页 |
| 4.4.1 普通基有限域运算部件的仿真结果 | 第66-67页 |
| 4.4.2 普通基有限域运算部件的实现结果 | 第67页 |
| 4.5 RS编码器的仿真结果 | 第67-69页 |
| 4.5.1 RS编码器的功能仿真 | 第67-68页 |
| 4.5.2 RS编码器代码优化前后的资源消耗 | 第68页 |
| 4.5.3 PlanAhead约束位置 | 第68-69页 |
| 4.5.4 资源消耗和时序报告 | 第69页 |
| 4.6 RS解码器的仿真结果 | 第69-73页 |
| 4.6.1 SYN模块的功能仿真 | 第69-70页 |
| 4.6.2 KES模块的功能仿真 | 第70-71页 |
| 4.6.3 CESS模块的功能仿真 | 第71页 |
| 4.6.4 RS解码器的功能仿真 | 第71页 |
| 4.6.5 PlanAhead约束位置 | 第71-72页 |
| 4.6.6 资源消耗和时序报告 | 第72-73页 |
| 4.7 本章小结 | 第73-75页 |
| 第五章 JPWL规定码型解码方案 | 第75-85页 |
| 5.1 折叠技术在KES模块中的应用 | 第75-77页 |
| 5.1.1 折叠KES模块的设计 | 第75-77页 |
| 5.1.2 利用重定时提高折叠KES模块的时钟频率 | 第77页 |
| 5.2 满足JPWL规定码型连续解码的解码器架构 | 第77-81页 |
| 5.2.1 流水线RS解码器连续解码的条件 | 第77-78页 |
| 5.2.2 满足JPWL规定码型连续解码的解码器架构 | 第78-81页 |
| 5.3 JPWL规定码型的母码方案 | 第81-83页 |
| 5.3.1 RS编码器的可配置设计 | 第81页 |
| 5.3.2 JPWL规定码型的母码方案 | 第81-83页 |
| 5.4 本章小结 | 第83-85页 |
| 第六章 总结与展望 | 第85-87页 |
| 致谢 | 第87-89页 |
| 参考文献 | 第89-91页 |
