| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 1 绪论 | 第8-13页 |
| ·课题背景 | 第8-9页 |
| ·对象存储系统简介 | 第9-10页 |
| ·国内外研究现状 | 第10-12页 |
| ·课题研究的目的和意义 | 第12页 |
| ·本文的内容与组织 | 第12-13页 |
| 2 基于FPGA 的对象存储控制器的架构 | 第13-25页 |
| ·FPGA 设计简介 | 第13-17页 |
| ·FPGA 的系统设计流程 | 第14-15页 |
| ·FPGA 的系统实现流程 | 第15-17页 |
| ·对象存储控制器的总体设计 | 第17-18页 |
| ·Avalon 总线结构 | 第18-20页 |
| ·NiosII CPU 的体系结构与编程模型 | 第20-22页 |
| ·对象存储控制器的软件层次划分 | 第22-24页 |
| ·设备驱动 | 第22-24页 |
| ·操作系统 | 第24页 |
| ·本章小结 | 第24-25页 |
| 3 SATA 接口控制器的设计及实现 | 第25-40页 |
| ·SATA 协议简介 | 第25-28页 |
| ·SATA 数据通路的硬件实现 | 第28-30页 |
| ·SATA 链路层状态机的时序优化 | 第30-36页 |
| ·状态机切割的基本原理 | 第30-31页 |
| ·SATA 链路层状态机切割 | 第31-35页 |
| ·功能仿真与性能评价 | 第35-36页 |
| ·扰码算法的时序优化 | 第36-39页 |
| ·扰码算法基本原理与串行实现 | 第36-37页 |
| ·扰码算法的并行优化实现 | 第37-39页 |
| ·功能仿真与性能评价 | 第39页 |
| ·本章小结 | 第39-40页 |
| 4 对象存储控制器几个关键模块的设计 | 第40-59页 |
| ·DDR 内存控制器时钟电路设计 | 第40-44页 |
| ·DDR 工作时序简介 | 第41-42页 |
| ·PLL 时钟设计 | 第42-44页 |
| ·Fibre-channel 接口中流量控制模块的设计 | 第44-53页 |
| ·Fibre-channel 协议层次 | 第44-48页 |
| ·Fibre-channel 接口控制器的硬件结构 | 第48-49页 |
| ·Fibre-channel 接口控制器的控制状态机 | 第49-52页 |
| ·Fibre-channel 接口控制器的流量控制 | 第52-53页 |
| ·循环冗余算法的时序优化 | 第53-57页 |
| ·CRC-32 算法的基本原理与串行实现 | 第54-55页 |
| ·CRC-32 算法的并行优化实现 | 第55-57页 |
| ·功能仿真与性能评价 | 第57页 |
| ·本章小结 | 第57-59页 |
| 5 全文总结 | 第59-60页 |
| 致谢 | 第60-61页 |
| 参考文献 | 第61-64页 |
| 附录1 攻读学位期间发表论文目录 | 第64页 |
