| 摘要 | 第1-11页 |
| ABSTRACT | 第11-13页 |
| 第一章 绪论 | 第13-21页 |
| ·DDR2 SDRAM 的发展 | 第13-15页 |
| ·DDR2 内存控制器的发展 | 第15页 |
| ·基于X-2 处理器的DDR2 内存控制器 | 第15-19页 |
| ·课题的研究目标、内容和意义 | 第19-20页 |
| ·课题的研究目标、内容 | 第19页 |
| ·课题意义 | 第19-20页 |
| ·课题研究的贡献 | 第20页 |
| ·论文结构 | 第20-21页 |
| 第二章 DDR2 SDRAM | 第21-31页 |
| ·DDR2 SDRAM 的功能描述 | 第21-29页 |
| ·加电和初始化 | 第21-22页 |
| ·配置模式寄存器和扩展模式寄存器命令 | 第22-26页 |
| ·激活命令 | 第26-27页 |
| ·读写访问 | 第27-28页 |
| ·预充电操作 | 第28页 |
| ·刷新操作 | 第28-29页 |
| ·Nop 和Deselect 命令 | 第29页 |
| ·DDR2 SDRAM 的状态转移 | 第29-30页 |
| ·小结 | 第30-31页 |
| 第三章 DDR2 内存控制器传输层的设计实现 | 第31-45页 |
| ·控制管理部件 | 第32-40页 |
| ·配置接口 | 第33-37页 |
| ·DCR 接口控制状态机 | 第37页 |
| ·12C 接口 | 第37-39页 |
| ·初始化状态机 | 第39-40页 |
| ·用户请求接口 | 第40页 |
| ·存储体控制逻辑 | 第40-42页 |
| ·仲裁器 | 第42-43页 |
| ·仲裁算法 | 第43页 |
| ·DDR2 内存控制器的仲裁算法 | 第43页 |
| ·小结 | 第43-45页 |
| 第四章 DDR2 内存控制器物理层的设计实现 | 第45-56页 |
| ·物理层控制单元 | 第45-47页 |
| ·写数据通路 | 第47-50页 |
| ·读写控制 | 第48-49页 |
| ·写数据传输通路 | 第49-50页 |
| ·读数据通路 | 第50-54页 |
| ·使用EE Solutions 公司的DLL 模块的读数据通路设计方法 | 第51-53页 |
| ·使用IBM 公司的DDL 单元的读数据通路设计方法 | 第53-54页 |
| ·ECC 检验码 | 第54-55页 |
| ·小结 | 第55-56页 |
| 第五章 数据选通信号延时方法的研究 | 第56-62页 |
| ·读数据获取的时序分析 | 第56-58页 |
| ·时序参数 | 第56页 |
| ·读窗口的时序分析 | 第56-58页 |
| ·DDL 延时单元的实现 | 第58-60页 |
| ·DDL 延时单元的基本结构 | 第58页 |
| ·比率调整单元 | 第58-59页 |
| ·鉴相器 | 第59-60页 |
| ·其他的延时实现方法 | 第60-61页 |
| ·时钟百分比延时 | 第60-61页 |
| ·可选延时 | 第61页 |
| ·小结 | 第61-62页 |
| 第六章 验证与测试 | 第62-74页 |
| ·验证的方式 | 第62-65页 |
| ·模拟验证 | 第62-63页 |
| ·仿真验证 | 第63-64页 |
| ·形式验证 | 第64页 |
| ·静态时序分析 | 第64-65页 |
| ·模拟验证的目的和层次 | 第65-67页 |
| ·DDR2 内存控制器的模拟验证 | 第67-72页 |
| ·测试平台的建立 | 第67-68页 |
| ·初始化测试模型 | 第68-69页 |
| ·读写测试模型 | 第69-72页 |
| ·关键路径、面积和功耗 | 第72-73页 |
| ·小结 | 第73-74页 |
| 第七章 DDR2 内存控制器的改进方法 | 第74-77页 |
| ·完全预测的内存控制器 | 第74-75页 |
| ·关闭预测器 | 第74页 |
| ·打开预测器 | 第74-75页 |
| ·访存调度 | 第75-77页 |
| 第八章 结束语 | 第77-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-82页 |
| 作者在学期间取得的学术成果 | 第82-83页 |
| 附录 状态机的逻辑实现 | 第83-91页 |