| 第一章 绪论 | 第1-16页 |
| 1．1 课题研制的目的、意义及国内外发展现状 | 第8-9页 |
| 1．1．1 研制目的及意义 | 第8页 |
| 1．1．2 国内外研究现状及发展趋势 | 第8-9页 |
| 1．2 本课题需解决的几个问题 | 第9-10页 |
| 1．3 高速帧同步格式化器的功能及其特点 | 第10页 |
| 1．4 帧同步格式化器技术方案 | 第10-12页 |
| 1．5 帧同步格式化器参数设计分析 | 第12-16页 |
| 第二章 基础理论 | 第16-35页 |
| 2．1 帧同步原理 | 第16-23页 |
| 2．1．1 连贯式插入法 | 第17-19页 |
| 2．1．2 连贯式插入法帧同步系统的性能 | 第19-21页 |
| 2．1．3 帧同步的保护 | 第21-23页 |
| 2．2 FPGA与CPLD器件的比较分析和选用 | 第23-27页 |
| 2．2．1 FPGA、CPLD的结构 | 第23-25页 |
| 2．2．2 CPLD与FPGA性能特点比较分析 | 第25-26页 |
| 2．2．3 FPGA和CPLD的选用 | 第26-27页 |
| 2．3 自顶向下的ＦＰＧＡ设计 | 第27-35页 |
| 2．3．1 自顶向下设计法 | 第28-29页 |
| 2．3．2 VHDL和Verilog的比较 | 第29-31页 |
| 2．3．3 设计工具的选择 | 第31-34页 |
| 2．3．4 FPGA器件的设计流程 | 第34-35页 |
| 第三章 高速帧同步格式化器的实现方法 | 第35-61页 |
| 3．1 高速帧同步格式化器PCB板的设计 | 第35-44页 |
| 3．1．1 帧同步器PCB板的总体构成 | 第35-37页 |
| 3．1．2 帧同步格式化器高速PCB板设计中的几个问题 | 第37-44页 |
| 3．2 应用FPGA实现高速帧同步格式化器的主体设计 | 第44-57页 |
| 3．2．1 帧同步器的控制系统 | 第46-48页 |
| 3．2．2 全局网络时钟的产生及I、Q数据的分路 | 第48-49页 |
| 3．2．3 满足帧同步误差容限的帧同步脉冲的检出 | 第49-52页 |
| 3．2．4 帧同步器自动解的相位模糊问题 | 第52-53页 |
| 3．2．5 帧同步格式化器的四种工作状态 | 第53-55页 |
| 3．2．6 I路和Q路数据的识别及所有信号的输出 | 第55-57页 |
| 3．3 控制用单片机的设计 | 第57-61页 |
| 3．3．1 定时器/计数器工作方式及控制 | 第58-59页 |
| 3．3．2 串行接口设置 | 第59-60页 |
| 3．3．3 单片机程序 | 第60-61页 |
| 第四章 系统仿真和调试实验 | 第61-69页 |
| 4．1 VHDL的综合和仿真实验 | 第61-65页 |
| 4．1．1 VHDL的综合 | 第61-63页 |
| 4．1．2 VHDL的仿真 | 第63-65页 |
| 4．2 系统调试实验 | 第65-69页 |
| 4．2．1 实验准备工作 | 第65-66页 |
| 4．2．2 实验 | 第66-69页 |
| 第五章 结束语 | 第69-70页 |
| 参考文献 | 第70-73页 |
| 致谢 | 第73-74页 |
| 附录 | 第74-75页 |
| 作者简历 | 第75页 |