基于FPGA的AES加密系统及其在PLC中的应用
| 摘要 | 第1-4页 |
| ABSTRACT | 第4-6页 |
| 目录 | 第6-8页 |
| 第一章 绪论 | 第8-13页 |
| ·加密算法简介 | 第8-9页 |
| ·硬件平台FPGA概述 | 第9页 |
| ·高级加密标准AES | 第9-11页 |
| ·算法的诞生 | 第9-11页 |
| ·高级加密标准的研究现状 | 第11页 |
| ·压砖机及其控制系统加密 | 第11-12页 |
| ·本论文的研究意义 | 第12页 |
| ·课题研究工作内容及论文结构安排 | 第12-13页 |
| 第二章 AES算法简介 | 第13-26页 |
| ·AES算法设计原则 | 第13-14页 |
| ·安全性原则 | 第13-14页 |
| ·实现性原则 | 第14页 |
| ·数学基本知识 | 第14-16页 |
| ·字节运算 | 第14-15页 |
| ·四字节运算 | 第15-16页 |
| ·整体结构 | 第16-19页 |
| ·迭代密码算法的结构分类 | 第16-18页 |
| ·加、解密的输入输出 | 第18-19页 |
| ·AES算法描述 | 第19-23页 |
| ·字节替换(SubByte) | 第19-21页 |
| ·行移变换(ShiftRows) | 第21-22页 |
| ·列混合变换(MixColumns) | 第22页 |
| ·密钥加法(AddRoundKey) | 第22-23页 |
| ·密钥扩展(Expanded Key) | 第23页 |
| ·AES算法的安全性 | 第23-25页 |
| ·攻击的分类 | 第23-24页 |
| ·强力攻击 | 第24页 |
| ·差分密码攻击 | 第24-25页 |
| ·Square攻击 | 第25页 |
| ·本章小结 | 第25-26页 |
| 第三章 加、解密过程的简化分析 | 第26-30页 |
| ·加密函数的简化 | 第26-28页 |
| ·解密函数的简化 | 第28-29页 |
| ·本章小结 | 第29-30页 |
| 第四章 AES算法模块整体设计 | 第30-39页 |
| ·整体设计方法 | 第30-31页 |
| ·AES加、解密模块的整体结构 | 第31-32页 |
| ·AES算法的工作模式和结构 | 第32-35页 |
| ·反馈及非反馈模式 | 第32-33页 |
| ·可选择的加、解密结构 | 第33-35页 |
| ·各子模块的设计分析 | 第35-38页 |
| ·控制模块 | 第36页 |
| ·数据输入、输出模块 | 第36-37页 |
| ·加、解密模块 | 第37页 |
| ·密钥扩展模块 | 第37-38页 |
| ·本章小结 | 第38-39页 |
| 第五章 AES算法实现及测试 | 第39-54页 |
| ·FPGA实现系统分析 | 第39-41页 |
| ·软硬件实现方法比较 | 第39-40页 |
| ·性能参数 | 第40页 |
| ·关键技术 | 第40-41页 |
| ·系统所要实现的任务 | 第41页 |
| ·实现工具的选择 | 第41-43页 |
| ·各子模块描述 | 第43-46页 |
| ·控制模块与数据输入、输出模块 | 第43-44页 |
| ·加、解密模块 | 第44-45页 |
| ·密钥扩展模块 | 第45-46页 |
| ·系统逻辑综合 | 第46-50页 |
| ·系统描述方式 | 第46-47页 |
| ·电路的逻辑综合 | 第47-50页 |
| ·系统仿真结果及分析 | 第50-53页 |
| ·本章小结 | 第53-54页 |
| 第六章 基于FPGA的压砖机PLC控制系统加密机 | 第54-59页 |
| ·压砖机控制系统加密机的设计目标 | 第54-55页 |
| ·加密机总体设计 | 第55-56页 |
| ·总体结构 | 第55-56页 |
| ·模块的划分 | 第56页 |
| ·加密机实现分析 | 第56-58页 |
| ·硬件电路分析 | 第56-57页 |
| ·VerilogHDL编程实现 | 第57-58页 |
| ·本章小结 | 第58-59页 |
| 第七章 结论与展望 | 第59-61页 |
| ·结论 | 第59页 |
| ·展望 | 第59-61页 |
| 参考文献 | 第61-64页 |
| 附录 | 第64-68页 |
| 附录 部分程序 | 第64-68页 |
| 致谢 | 第68-69页 |
| 攻读学位期间发表的论文 | 第69页 |
