基于DDR3接口的闪存固态盘技术研究
| 摘要 | 第9-10页 |
| ABSTRACT | 第10页 |
| 第一章 绪论 | 第11-22页 |
| 1.1 研究背景 | 第11-18页 |
| 1.1.1 信息存储技术面临的挑战 | 第11-13页 |
| 1.1.2 闪存技术的发展现状 | 第13-15页 |
| 1.1.3 闪存固态盘及其接口技术的发展现状 | 第15-18页 |
| 1.2 国内外研究现状 | 第18-20页 |
| 1.3 研究内容和意义 | 第20-21页 |
| 1.3.1 研究内容 | 第20页 |
| 1.3.2 研究意义 | 第20-21页 |
| 1.4 论文结构与组织 | 第21-22页 |
| 第二章 DDR3内存总线协议分析 | 第22-35页 |
| 2.1 CPU的访存路径 | 第22-24页 |
| 2.2 DDR3SDRAM工作原理 | 第24-30页 |
| 2.2.1 DDR3的技术特征 | 第24-26页 |
| 2.2.2 DDR3工作状态转移 | 第26-27页 |
| 2.2.3 DDR3初始化和校准流程 | 第27-30页 |
| 2.3 DDR3总线协议操作时序 | 第30-34页 |
| 2.3.1 访存时序参数 | 第30-31页 |
| 2.3.2 读访存操作时序 | 第31-32页 |
| 2.3.3 写访存操作时序 | 第32-34页 |
| 2.4 本章小结 | 第34-35页 |
| 第三章 基于DDR3接口的闪存固态盘结构设计 | 第35-50页 |
| 3.1 闪存固态盘总体结构设计 | 第35-39页 |
| 3.1.1 设计特点 | 第35-36页 |
| 3.1.2 总体结构设计 | 第36-37页 |
| 3.1.3 固态盘硬件配置 | 第37-39页 |
| 3.2 系统工作机制 | 第39-41页 |
| 3.3 主控制器关键模块设计与分析 | 第41-49页 |
| 3.3.1 DDR3接口交互机制设计 | 第41-43页 |
| 3.3.2 DRAM缓存控制机制设计 | 第43-46页 |
| 3.3.3 eMMC控制机制设计 | 第46-49页 |
| 3.4 本章小结 | 第49-50页 |
| 第四章 DDR3接口控制器的设计与验证 | 第50-69页 |
| 4.1 DDR3接口控制器设计关键问题 | 第50-51页 |
| 4.2 DDR3接口控制器结构设计 | 第51-53页 |
| 4.3 DDR3接口控制器的实现 | 第53-60页 |
| 4.3.1 时钟网络 | 第54页 |
| 4.3.2 写平衡 | 第54-56页 |
| 4.3.3 流水延时控制 | 第56-58页 |
| 4.3.4 接口I/O源同步控制 | 第58-59页 |
| 4.3.5 命令和数据缓冲机制 | 第59-60页 |
| 4.4 实验测试与结果分析 | 第60-68页 |
| 4.4.1 实验测试环境 | 第60-61页 |
| 4.4.2 测试激励设计 | 第61-64页 |
| 4.4.3 正确性验证 | 第64-65页 |
| 4.4.4 读写性能结果与分析 | 第65-68页 |
| 4.5 本章小结 | 第68-69页 |
| 第五章 总结与展望 | 第69-71页 |
| 5.1 工作总结 | 第69-70页 |
| 5.2 工作展望 | 第70-71页 |
| 致谢 | 第71-73页 |
| 参考文献 | 第73-76页 |
| 作者在学期间取得的学术成果 | 第76页 |
