数字化中频宽带接收机设计与实现
| 摘要 | 第5-6页 |
| abstract | 第6页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 课题研究背景 | 第10-11页 |
| 1.2 国内外发展现状 | 第11-13页 |
| 1.2.1 国外数字接收机发展概况 | 第11-12页 |
| 1.2.2 国内数字接收机发展概况 | 第12-13页 |
| 1.3 课题主要工作及章节安排 | 第13-14页 |
| 第2章 数字接收机理论及方案设计 | 第14-26页 |
| 2.1 数字接收机相关理论研究 | 第14-19页 |
| 2.1.1 信号采样理论 | 第14页 |
| 2.1.2 正交变换 | 第14-15页 |
| 2.1.3 多速率信号处理 | 第15-17页 |
| 2.1.4 数字滤波器 | 第17-18页 |
| 2.1.5 数字正交下变频 | 第18-19页 |
| 2.2 数字接收机性能分析 | 第19-22页 |
| 2.2.1 噪声系数 | 第19-20页 |
| 2.2.2 无杂散动态范围 | 第20-21页 |
| 2.2.3 灵敏度 | 第21-22页 |
| 2.2.4 接收机性能指标 | 第22页 |
| 2.3 中频宽带接收机整体方案设计 | 第22-25页 |
| 2.3.1 信号处理方案 | 第22-23页 |
| 2.3.2 接收机系统实现方案 | 第23-25页 |
| 2.4 本章小结 | 第25-26页 |
| 第3章 系统硬件设计 | 第26-48页 |
| 3.1 系统硬件整体方案设计 | 第26页 |
| 3.2 高速采样板电路设计 | 第26-35页 |
| 3.2.1 FPGA基本配置电路设计 | 第28-29页 |
| 3.2.2 中频信号调理电路设计 | 第29-31页 |
| 3.2.3 模数转换电路设计 | 第31-32页 |
| 3.2.4 PLL时钟电路设计 | 第32-34页 |
| 3.2.5 电源网络设计 | 第34-35页 |
| 3.3 系统主板电路设计 | 第35-41页 |
| 3.3.1 ADSP-BF609最小系统电路设计 | 第36-37页 |
| 3.3.2 存储扩展电路设计 | 第37-40页 |
| 3.3.3 电源网络设计 | 第40-41页 |
| 3.4 系统底板电路设计 | 第41-44页 |
| 3.4.1 SDCard电路设计 | 第41-42页 |
| 3.4.2 网络接口设计 | 第42-43页 |
| 3.4.3 RTC电路设计 | 第43页 |
| 3.4.4 底板电源设计 | 第43-44页 |
| 3.5 板卡PCB设计 | 第44-46页 |
| 3.6 本章小结 | 第46-48页 |
| 第4章 系统软件设计 | 第48-70页 |
| 4.1 系统软件整体方案设计 | 第48页 |
| 4.2 数字下变频软件设计 | 第48-54页 |
| 4.2.1 AD控制器 | 第49-50页 |
| 4.2.2 数字下变频器 | 第50-54页 |
| 4.3 数据处理核软件设计 | 第54-58页 |
| 4.3.1 程序初始化设计 | 第54-55页 |
| 4.3.2 数字解调软件设计 | 第55-58页 |
| 4.4 系统控制核软件设计 | 第58-64页 |
| 4.4.1 程序初始化设计 | 第61-63页 |
| 4.4.2 系统控制任务设计 | 第63-64页 |
| 4.5 系统数据交互 | 第64-69页 |
| 4.5.1 FPGA与DSP数据交互 | 第66-68页 |
| 4.5.2 双核DSP核间数据交互 | 第68-69页 |
| 4.6 本章小结 | 第69-70页 |
| 第5章 系统调试及结果分析 | 第70-82页 |
| 5.1 系统模块功能验证 | 第70-77页 |
| 5.1.1 PLL模块功能验证 | 第71-72页 |
| 5.1.2 DDC功能验证 | 第72-73页 |
| 5.1.3 SDCard读写测试 | 第73-74页 |
| 5.1.4 TCP数据收发测试 | 第74-75页 |
| 5.1.5 核间通信测试 | 第75-77页 |
| 5.2 系统整体调试 | 第77-80页 |
| 5.2.1 系统功能测试 | 第78-79页 |
| 5.2.2 系统性能分析 | 第79-80页 |
| 5.3 本章小结 | 第80-82页 |
| 结论 | 第82-84页 |
| 参考文献 | 第84-88页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第88-90页 |
| 致谢 | 第90页 |
