| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第13-19页 |
| 1.1 研究背景和意义 | 第13页 |
| 1.2 NAND闪存的结构及原理 | 第13-16页 |
| 1.3 NAND闪存中的主要问题 | 第16-17页 |
| 1.4 论文工作和组织结构 | 第17-19页 |
| 第二章 LDPC基础理论及编译码算法 | 第19-28页 |
| 2.1 LDPC码基础理论 | 第19-20页 |
| 2.1.1 LDPC简介 | 第19页 |
| 2.1.2 QC-LDPC简介 | 第19-20页 |
| 2.2 LDPC编码算法 | 第20-24页 |
| 2.2.1 系统编码 | 第20-22页 |
| 2.2.2 非系统编码 | 第22-23页 |
| 2.2.3 两种编码方式的比较 | 第23-24页 |
| 2.3 LDPC译码算法 | 第24-26页 |
| 2.3.1 Column-based shuffle decoding | 第24-25页 |
| 2.3.2 Row-based shuffle decoding | 第25-26页 |
| 2.4 LDPC码在闪存应用上的最新进展 | 第26-27页 |
| 2.5 小结 | 第27-28页 |
| 第三章 校验矩阵的构造及编码器的设计 | 第28-44页 |
| 3.1 多列对齐的QC-LDPC码构造 | 第28-34页 |
| 3.1.1 拉丁方阵的构造 | 第28页 |
| 3.1.2 阵列分散算法 | 第28-32页 |
| 3.1.3 基础矩阵的随机掩膜 | 第32-33页 |
| 3.1.4 校验矩阵的参数 | 第33-34页 |
| 3.2 非满秩下的间接系统编码 | 第34-36页 |
| 3.3 系统编码流程 | 第36-37页 |
| 3.4 编码器的硬件结构 | 第37-41页 |
| 3.4.1 整体设计架构 | 第37-38页 |
| 3.4.2 生成矩阵存储模块 | 第38-39页 |
| 3.4.3 并行的编码计算模块 | 第39-40页 |
| 3.4.4 列置换模块 | 第40-41页 |
| 3.5 编码器的接口说明 | 第41-42页 |
| 3.6 编码器的存储资源统计 | 第42页 |
| 3.7 编码器的时序说明 | 第42-43页 |
| 3.8 小结 | 第43-44页 |
| 第四章 多列并行译码器的硬件设计 | 第44-58页 |
| 4.1 CBSD算法的多列并行实现 | 第44-45页 |
| 4.2 译码器的硬件结构 | 第45-52页 |
| 4.2.1 整体结构设计 | 第45-46页 |
| 4.2.2 译码流程 | 第46-48页 |
| 4.2.3 数据选择模块 | 第48-49页 |
| 4.2.4 变量节点计算模块 | 第49-50页 |
| 4.2.5 校验节点计算模块 | 第50页 |
| 4.2.6 混合存储模块 | 第50-52页 |
| 4.3 译码器的输入输出数据格式 | 第52-53页 |
| 4.4 译码器的接口说明 | 第53-56页 |
| 4.5 多列结构与单列结构的比较 | 第56-57页 |
| 4.5.1 存储资源使用说明 | 第56-57页 |
| 4.5.2 桶形移位器比较 | 第57页 |
| 4.6 小结 | 第57-58页 |
| 第五章 编译码器的仿真验证与性能分析 | 第58-65页 |
| 5.1 功能验证 | 第58-59页 |
| 5.1.1 验证方法 | 第58-59页 |
| 5.1.2 验证结果 | 第59页 |
| 5.2 FPGA板级验证 | 第59-61页 |
| 5.2.1 Dual VU440 Prodigy Logic Module简介 | 第59-60页 |
| 5.2.2 板级验证的系统结构 | 第60-61页 |
| 5.3 编译码器的性能分析 | 第61-62页 |
| 5.3.1 编译码器的吞吐率 | 第61页 |
| 5.3.2 译码性能 | 第61-62页 |
| 5.4 资源评估 | 第62-64页 |
| 5.4.1 资源综合 | 第62-63页 |
| 5.4.2 资源对比 | 第63-64页 |
| 5.5 小结 | 第64-65页 |
| 第六章 总结与展望 | 第65-67页 |
| 6.1 总结 | 第65页 |
| 6.2 展望 | 第65-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-72页 |
| 硕士期间参与的项目和取得的成果 | 第72-73页 |
