基于FPGA的聚类算法的加速平台的研究与设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第1章 绪论 | 第15-21页 |
| 1.1 课题背景及意义 | 第15-16页 |
| 1.2 国内外研究现状 | 第16-18页 |
| 1.3 本文研究内容 | 第18-19页 |
| 1.4 论文的组织安排 | 第19-21页 |
| 第2章 相关基础知识简介 | 第21-27页 |
| 2.1 算法介绍 | 第21-25页 |
| 2.1.1 K-means算法 | 第21-22页 |
| 2.1.2 PAM算法 | 第22-23页 |
| 2.1.3 SLINK算法 | 第23-24页 |
| 2.1.4 DBSCAN算法 | 第24-25页 |
| 2.2 硬件加速技术介绍 | 第25-26页 |
| 2.3 本章小结 | 第26-27页 |
| 第3章 加速系统的软硬件功能划分 | 第27-37页 |
| 3.1 软硬件协同设计的设计流程 | 第27-29页 |
| 3.2 热点代码分析 | 第29-35页 |
| 3.2.1 K-means算法的热点分析 | 第30页 |
| 3.2.2 PAM算法的热点分析 | 第30-31页 |
| 3.2.3 SLINK算法的热点分析 | 第31-32页 |
| 3.2.4 DBSCAN算法的热点分析 | 第32页 |
| 3.2.5 算法软硬件划分的结果 | 第32-35页 |
| 3.3 相同代码的提取和局部性分析 | 第35-36页 |
| 3.3.1 相同代码的提取 | 第35页 |
| 3.3.2 局部性分析 | 第35-36页 |
| 3.4 本章小结 | 第36-37页 |
| 第4章 硬件加速器的设计与实现 | 第37-51页 |
| 4.1 加速器的框架结构介绍 | 第37-39页 |
| 4.1.1 加速器的基本框架 | 第37-38页 |
| 4.1.2 执行单元的内部结构 | 第38-39页 |
| 4.2 加速方案的选择 | 第39-42页 |
| 4.2.1 并行方式的加速方案 | 第39-40页 |
| 4.2.2 流水方式的加速方案 | 第40-41页 |
| 4.2.3 加速方案的分析与比较 | 第41-42页 |
| 4.3 硬件逻辑单元的设计 | 第42-48页 |
| 4.3.1 指令集的设计 | 第42-45页 |
| 4.3.2 指令集的硬件实现 | 第45-48页 |
| 4.4 频繁片外访存的解决方案 | 第48-50页 |
| 4.5 本章小结 | 第50-51页 |
| 第5章 软件子系统的设计 | 第51-57页 |
| 5.1 加速器的操作系统模式 | 第51-54页 |
| 5.1.1 操作系统模式下加速器的工作流程 | 第51-53页 |
| 5.1.2 数据填充 | 第53-54页 |
| 5.2 面向用户的接口设计 | 第54-56页 |
| 5.3 本章小结 | 第56-57页 |
| 第6章 加速平台的性能测试与分析 | 第57-69页 |
| 6.1 实验环境 | 第57-58页 |
| 6.2 加速器的性能评估 | 第58-64页 |
| 6.2.1 硬件加速器的加速效果 | 第58-62页 |
| 6.2.2 加速器的能耗评估 | 第62-64页 |
| 6.3 影响加速器加速比的因素的测试与分析 | 第64-67页 |
| 6.3.1 数据集规模VS加速效果 | 第64-66页 |
| 6.3.2 向量维度VS加速效果 | 第66页 |
| 6.3.3 簇的个数VS加速效果 | 第66-67页 |
| 6.4 误差分析 | 第67-68页 |
| 6.5 本章小结 | 第68-69页 |
| 第7章 总结和展望 | 第69-73页 |
| 7.1 工作总结 | 第69-70页 |
| 7.2 未来工作展望 | 第70-73页 |
| 参考文献 | 第73-77页 |
| 致谢 | 第77-79页 |
| 在读期间参加的科研项目 | 第79-81页 |
| 在读期间的学术论文 | 第81页 |
