摘要 | 第5-7页 |
ABSTRACT | 第7页 |
第一章 绪论 | 第10-15页 |
1.1 GSM-EDGE 的背景概述 | 第10页 |
1.2 GSM-EDGE 的主要技术特点 | 第10-12页 |
1.3 EDGE 基站控制器的介绍 | 第12-13页 |
1.4 BSSGP MAC/RLC 协议处理器的介绍 | 第13-14页 |
1.5 本文的内容安排 | 第14-15页 |
第二章 BSSGP RLC/MAC 协议处理器的主要技术特点 | 第15-34页 |
2.1 EDGE 的关键技术 | 第15-19页 |
2.1.1 8-PSK 调制 | 第15-16页 |
2.1.2 信道编码 | 第16页 |
2.1.3 连接质量控制 | 第16-19页 |
2.1.4 随多时隙能力而改变的窗口大小 | 第19页 |
2.2 EDGE 分组域中的主要信令流程 | 第19-28页 |
2.2.1 上行TBF 建立 | 第19-23页 |
2.2.2 下行TBF 建立 | 第23-25页 |
2.2.3 TBF 释放 | 第25-26页 |
2.2.4 寻呼 | 第26-27页 |
2.2.5 信道配置改变 | 第27-28页 |
2.3 BSSGP RLC/MAC 协议处理器硬件实现的关键技术 | 第28页 |
2.4 主要接口和协议介绍 | 第28-33页 |
2.4.1 RLC/MAC 协议 | 第28-29页 |
2.4.2 HDLC 协议 | 第29-30页 |
2.4.3 BSSGP 协议 | 第30-31页 |
2.4.4 帧中继协议 | 第31-32页 |
2.4.5 无线接口Um | 第32-33页 |
2.4.6 Gb 接口 | 第33页 |
2.5 本章小结 | 第33-34页 |
第三章 BSSGP RLC/MAC 协议处理器的硬件设计 | 第34-45页 |
3.1 硬件整体方案设计 | 第34-35页 |
3.2 单板信号流程 | 第35-36页 |
3.3 CPU 处理模块设计 | 第36-37页 |
3.4 PCI 接口电路设计 | 第37-41页 |
3.4.1 PCI 总线介绍 | 第37-39页 |
3.4.2 PCI 接口电路设计 | 第39-41页 |
3.5 DSP 模块设计 | 第41-42页 |
3.6 HDLC 协议处理模块设计 | 第42页 |
3.7 100M 以太网接口模块 | 第42-43页 |
3.8 可编程逻辑电路设计 | 第43-44页 |
3.9 电源和地设计 | 第44页 |
3.10 本章小结 | 第44-45页 |
第四章 BSSGP RLC/MAC 协议处理器的硬件实现 | 第45-63页 |
4.1 CPU 子卡的硬件实现 | 第45-50页 |
4.1.1 CPU 子卡的选型 | 第45-46页 |
4.1.2 MPC8560 子卡的原理框图 | 第46-47页 |
4.1.3 MPC8560 子卡与存储器的接口实现 | 第47-48页 |
4.1.3.1 MPC8560 子卡与DDR SDRAM 的接口 | 第47-48页 |
4.1.3.2 MPC8560 子卡与 FLASH 的接口 | 第48页 |
4.1.3.3 MPC8560 子卡与 BOOT ROM 的接口 | 第48页 |
4.1.4 MPC8560 子卡复位电路的实现 | 第48-50页 |
4.2 PCI 接口电路硬件实现 | 第50-51页 |
4.3 DSP 模块的硬件实现 | 第51-52页 |
4.4 HDLC 协议处理模块的硬件实现 | 第52页 |
4.5 10/100 以太网接口模块的硬件实现 | 第52-53页 |
4.6 可编程逻辑器件的硬件实现 | 第53-60页 |
4.6.1 可编程逻辑器件的外围连接 | 第54页 |
4.6.2 可编程逻辑器件的主要控制信号说明 | 第54-58页 |
4.6.3 可编程逻辑器件的主要时钟信号说明 | 第58-59页 |
4.6.4 可编程逻辑器件的内部寄存器说明 | 第59-60页 |
4.7 逻辑硬件语言的开发工具与实现 | 第60-61页 |
4.7.1 可编程逻辑器件的语言编写 | 第60页 |
4.7.2 可编程逻辑器件的仿真、综合和布局布线 | 第60-61页 |
4.7.3 可编程逻辑器件的下载说明 | 第61页 |
4.8 电源和地的硬件实现 | 第61-62页 |
4.9 本章小结 | 第62-63页 |
第五章 全文总结 | 第63-65页 |
5.1 主要结论 | 第63-64页 |
5.2 研究展望 | 第64-65页 |
参考文献 | 第65-67页 |
致谢 | 第67-68页 |
攻读硕士学位期间已发表或录用的论文 | 第68页 |