| 第1章 绪论 | 第1-16页 |
| ·数字同步技术发展与现状 | 第8-14页 |
| ·载波同步 | 第8-9页 |
| ·位同步(时钟同步) | 第9-11页 |
| ·帧同步 | 第11-12页 |
| ·网同步 | 第12-14页 |
| ·本课题内容 | 第14-16页 |
| ·课题来源 | 第14页 |
| ·课题研究的意义和目的 | 第14页 |
| ·本课题的研究内容 | 第14-16页 |
| 第2章 HTC-5200AN综合业务接入网设备 | 第16-28页 |
| ·HTC-5200AN系统介绍 | 第16-20页 |
| ·HTC-5200AN系统设计特色 | 第16-17页 |
| ·HTC-5200AN基本组件 | 第17-18页 |
| ·HTC-5200AN系统基本描述 | 第18-20页 |
| ·HTC-5200AN总体结构 | 第20-22页 |
| ·硬件结构 | 第20-21页 |
| ·软件结构 | 第21-22页 |
| ·HTC-5200AN组网结构 | 第22-28页 |
| ·传输媒介选择 | 第22-23页 |
| ·网络结构选择 | 第23-28页 |
| 第3章 QE1(E1×4)中继卡设计 | 第28-45页 |
| ·QE1(E1×4)硬件设计 | 第28-39页 |
| ·硬件芯片说明 | 第29-36页 |
| ·硬件设计说明 | 第36-39页 |
| ·QE1(E1×4)软件设计 | 第39-43页 |
| ·启动代码Boot Code | 第40-41页 |
| ·Main Code | 第41-43页 |
| ·QE1(E1×4)设计同步技术分析 | 第43-45页 |
| ·QE1同步问题的提出 | 第43-44页 |
| ·QE1同步问题的解决方案 | 第44-45页 |
| 第4章 QE1(E1×4)同步系统理论分析 | 第45-54页 |
| ·帧同步码的选择 | 第45-49页 |
| ·随机区假同步码的最大形成周期 | 第46-49页 |
| ·覆盖区 | 第49页 |
| ·QE1同步系统帧同步码组的选择 | 第49页 |
| ·同步引入时间 | 第49-52页 |
| ·同步系统的假失步和伪同步 | 第52-54页 |
| 第5章 QE1(E1×4)系统中同步实现技术 | 第54-70页 |
| ·位同步 | 第54-55页 |
| ·数字锁相环技术 | 第54-55页 |
| ·QE1的位同步实现 | 第55页 |
| ·帧同步 | 第55-58页 |
| ·帧同步码的插入方式 | 第55-57页 |
| ·QE1帧同步实现 | 第57-58页 |
| ·复帧同步 | 第58-62页 |
| ·QE1复帧结构 | 第58-59页 |
| ·QE1复帧同步实现 | 第59-62页 |
| ·网同步 | 第62-67页 |
| ·接入网网同步方式 | 第62-63页 |
| ·HTC-5200AN网络节点设备时钟的选择原则 | 第63页 |
| ·网同步的软件实现 | 第63-65页 |
| ·网同步的硬件实现 | 第65-67页 |
| ·QE1同步系统的测试方法 | 第67-70页 |
| ·INTERCEPTOR 147 2Mbit／s and Data Analyzer的介绍 | 第67-68页 |
| ·QE1同步系统的测试 | 第68-70页 |
| 结论 | 第70-71页 |
| 参考文献 | 第71-73页 |
| 致谢 | 第73-74页 |
| 作者在硕士期间发表的论文 | 第74-75页 |
| 附录 | 第75-78页 |