| 第一章 引言 | 第1-11页 |
| ·数字复接系统 | 第7-8页 |
| ·码速调整技术 | 第8-11页 |
| 第二章 帧调整技术 | 第11-15页 |
| ·帧调整概述 | 第11页 |
| ·帧调整分类 | 第11-12页 |
| ·前置缓冲帧调整器工作原理 | 第12-15页 |
| 第三章 E1/CT-BUS帧调整器 | 第15-24页 |
| ·E1帧结构 | 第15页 |
| ·码形变换与位定时恢复(时钟提取)单元 | 第15-17页 |
| ·帧同步单元 | 第17-19页 |
| ·CTI与CT bus | 第19-22页 |
| ·E1/ CT-BUS帧调整器 | 第22-23页 |
| ·E1/ CT-BUS帧调整器设计要求 | 第23-24页 |
| 第四章 E1/ CT-BUS帧调整器芯片的技术要求 | 第24-28页 |
| ·芯片结构 | 第24页 |
| ·E1信号的处理 | 第24-26页 |
| ·帧存储器的设计 | 第26-27页 |
| ·同步复接单元的设计 | 第27-28页 |
| 第五章 E1/CT-BUS帧调整器芯片的FPGA实现 | 第28-54页 |
| ·可编程逻辑器件的选择 | 第28-35页 |
| ·Verilog-HDL语言与逻辑综合 | 第35-42页 |
| ·采用自顶向下法的PLD设计流程 | 第42-46页 |
| ·E1/ CT-BUS帧调整器芯片的FPGA实现 | 第46-54页 |
| 第六章 结束语 | 第54-56页 |
| 致 谢 | 第56-57页 |
| 参考文献 | 第57-58页 |