摘要 | 第1-5页 |
ABSTRACT | 第5-10页 |
第一章 绪论 | 第10-20页 |
·IP核简介 | 第10-12页 |
·以太网的发展 | 第12页 |
·以太网工作原理 | 第12-15页 |
·OSI参考模型 | 第12-14页 |
·以太网通信机制 | 第14-15页 |
·FPGA设计流程与开发环境 | 第15-18页 |
·FPGA简介 | 第15-16页 |
·FPGA设计流程 | 第16-18页 |
·开发环境与仿真工具 | 第18页 |
·VerilogHDL硬件描述语言 | 第18-19页 |
·论文完成工作 | 第19-20页 |
第二章 以太网 MAC控制器系统分析 | 第20-33页 |
·简述 | 第20页 |
·以太网MAC层协议 | 第20-21页 |
·发送数据过程 | 第21-22页 |
·接收数据过程 | 第22-24页 |
·流量控制过程 | 第24-25页 |
·主机接口 | 第25-28页 |
·与物理层的接口 | 第28-32页 |
·介质无关独立接口信号 | 第28-30页 |
·MII管理接口信号 | 第30-32页 |
·本章小结 | 第32-33页 |
第三章 系统的设计实现 | 第33-67页 |
·总体目标和框图 | 第33-34页 |
·系统设计 | 第34页 |
·发送模块的设计 | 第34-42页 |
·状态机模块 | 第37-38页 |
·IPG计数器模块 | 第38-39页 |
·帧长计数器模块 | 第39页 |
·冲突计数器模块 | 第39-40页 |
·随机数模块 | 第40页 |
·CRC效验 | 第40-42页 |
·流程控制模块的设计 | 第42-47页 |
·接收流程控制模块 | 第43-45页 |
·暂停定时器模块 | 第45页 |
·发送流程控制 | 第45-47页 |
·接收模块的设计 | 第47-54页 |
·接收状态机模块 | 第49-51页 |
·接收CRC效验模块 | 第51页 |
·地址检测模块 | 第51-53页 |
·接收计数器模块 | 第53-54页 |
·接收分界模块 | 第54页 |
·寄存器模块的设计 | 第54-55页 |
·介质无关独立接口模块的设计 | 第55-58页 |
·操作控制模块 | 第56-57页 |
·输出控制模块 | 第57页 |
·时钟分频模块 | 第57-58页 |
·Wishbone总线接口的设计 | 第58-66页 |
·主设备缓冲区 | 第58-59页 |
·数据收发过程 | 第59-62页 |
·WS主设备状态机 | 第62-63页 |
·WS从设备状态机 | 第63-64页 |
·发送和接收BD | 第64-66页 |
·本章小结 | 第66-67页 |
第四章 可移植的10M/100M以太网IP核的仿真 | 第67-78页 |
·主机存储区模块的仿真 | 第67-69页 |
·流量控制模块的仿真 | 第69-71页 |
·发送模块的仿真 | 第71-74页 |
·接收模块的仿真 | 第74-77页 |
·介质无关接口模块的仿真 | 第77-78页 |
第五章 FPGA开发平台的硬件设计和MAC IP核的验证方案 | 第78-96页 |
·FPGA模块 | 第79-82页 |
·JTAG 配置 | 第80-81页 |
·Flash ISP PROM 配置 | 第81-82页 |
·处理器模块 | 第82-84页 |
·输入模块 | 第84-86页 |
·SDRAM模块 | 第84-85页 |
·Flash存储器接口 | 第85-86页 |
·时钟模块 | 第86-87页 |
·输出通道模块 | 第87-88页 |
·电源模块 | 第88-89页 |
·在硬件平台上实现测试 | 第89-95页 |
·开发板验证方案 | 第89页 |
·发送数据的测试 | 第89-91页 |
·接收数据的测试 | 第91-95页 |
·本章小结 | 第95-96页 |
第六章 结论 | 第96-98页 |
参考文献 | 第98-100页 |
附图1 FPGA、PROM原理图 | 第100-101页 |
附图2 存储器(SDRAM、FLASH)模块 | 第101-102页 |
附图3 CPU | 第102-103页 |
附图4 XC3S1000+AT91RM9200开发板实物图 | 第103-104页 |
致谢 | 第104-105页 |
攻读研究生期间发表过的论文 | 第105页 |