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基于FPGA的10M/100M以太网控制器的设计

摘要第1-5页
ABSTRACT第5-10页
第一章 绪论第10-20页
   ·IP核简介第10-12页
   ·以太网的发展第12页
   ·以太网工作原理第12-15页
     ·OSI参考模型第12-14页
     ·以太网通信机制第14-15页
   ·FPGA设计流程与开发环境第15-18页
     ·FPGA简介第15-16页
     ·FPGA设计流程第16-18页
     ·开发环境与仿真工具第18页
   ·VerilogHDL硬件描述语言第18-19页
   ·论文完成工作第19-20页
第二章 以太网 MAC控制器系统分析第20-33页
   ·简述第20页
   ·以太网MAC层协议第20-21页
   ·发送数据过程第21-22页
   ·接收数据过程第22-24页
   ·流量控制过程第24-25页
   ·主机接口第25-28页
   ·与物理层的接口第28-32页
     ·介质无关独立接口信号第28-30页
     ·MII管理接口信号第30-32页
   ·本章小结第32-33页
第三章 系统的设计实现第33-67页
   ·总体目标和框图第33-34页
   ·系统设计第34页
   ·发送模块的设计第34-42页
     ·状态机模块第37-38页
     ·IPG计数器模块第38-39页
     ·帧长计数器模块第39页
     ·冲突计数器模块第39-40页
     ·随机数模块第40页
     ·CRC效验第40-42页
   ·流程控制模块的设计第42-47页
     ·接收流程控制模块第43-45页
     ·暂停定时器模块第45页
     ·发送流程控制第45-47页
   ·接收模块的设计第47-54页
     ·接收状态机模块第49-51页
     ·接收CRC效验模块第51页
     ·地址检测模块第51-53页
     ·接收计数器模块第53-54页
     ·接收分界模块第54页
   ·寄存器模块的设计第54-55页
   ·介质无关独立接口模块的设计第55-58页
     ·操作控制模块第56-57页
     ·输出控制模块第57页
     ·时钟分频模块第57-58页
   ·Wishbone总线接口的设计第58-66页
     ·主设备缓冲区第58-59页
     ·数据收发过程第59-62页
     ·WS主设备状态机第62-63页
     ·WS从设备状态机第63-64页
     ·发送和接收BD第64-66页
   ·本章小结第66-67页
第四章 可移植的10M/100M以太网IP核的仿真第67-78页
   ·主机存储区模块的仿真第67-69页
   ·流量控制模块的仿真第69-71页
   ·发送模块的仿真第71-74页
   ·接收模块的仿真第74-77页
   ·介质无关接口模块的仿真第77-78页
第五章 FPGA开发平台的硬件设计和MAC IP核的验证方案第78-96页
   ·FPGA模块第79-82页
     ·JTAG 配置第80-81页
     ·Flash ISP PROM 配置第81-82页
   ·处理器模块第82-84页
   ·输入模块第84-86页
     ·SDRAM模块第84-85页
     ·Flash存储器接口第85-86页
   ·时钟模块第86-87页
   ·输出通道模块第87-88页
   ·电源模块第88-89页
   ·在硬件平台上实现测试第89-95页
     ·开发板验证方案第89页
     ·发送数据的测试第89-91页
     ·接收数据的测试第91-95页
   ·本章小结第95-96页
第六章 结论第96-98页
参考文献第98-100页
附图1 FPGA、PROM原理图第100-101页
附图2 存储器(SDRAM、FLASH)模块第101-102页
附图3 CPU第102-103页
附图4 XC3S1000+AT91RM9200开发板实物图第103-104页
致谢第104-105页
攻读研究生期间发表过的论文第105页

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