异构多核可重构平台指令并行化关键问题研究
摘要 | 第5-7页 |
ABSTRACT | 第7-8页 |
第一章 绪论 | 第16-24页 |
1.1 研究背景 | 第16-21页 |
1.1.1 可重构计算 | 第16-17页 |
1.1.2 异构多核可重构系统 | 第17-18页 |
1.1.3 可重构通用处理器 | 第18-19页 |
1.1.4 可重构超长指令字处理器 | 第19-21页 |
1.2 研究目标与内容 | 第21-22页 |
1.2.1 研究动机与目标 | 第21-22页 |
1.2.2 研究内容 | 第22页 |
1.3 文章组织结构 | 第22-24页 |
第二章 相关工作 | 第24-36页 |
2.1 指令并行化相关技术 | 第24-29页 |
2.1.1 超标量与乱序执行 | 第24-26页 |
2.1.2 超长指令字 | 第26-28页 |
2.1.3 指令并行化技术比较 | 第28-29页 |
2.2 可重构计算中指令并行相关研究 | 第29-34页 |
2.2.1 异构多核平台上的乱序执行 | 第29-30页 |
2.2.2 超长指令字的通用性研究 | 第30-32页 |
2.2.3 处理器重构策略 | 第32页 |
2.2.4 Cache动态重构策略 | 第32-34页 |
2.3 本章小结 | 第34-36页 |
第三章 研究平台的设计与构建 | 第36-56页 |
3.1 平台整体结构 | 第36-38页 |
3.2 软硬件协同设计框架 | 第38-42页 |
3.2.1 软件设计流程 | 第38-40页 |
3.2.2 硬件设计流程 | 第40-42页 |
3.2.3 执行模式 | 第42页 |
3.3 平台硬件设计 | 第42-52页 |
3.3.1 专用IP核 | 第43-44页 |
3.3.2 可重构超长指令字处理器 | 第44-48页 |
3.3.3 片上互联与传输开销分析 | 第48-52页 |
3.4 平台软件设计 | 第52-55页 |
3.4.1 调度处理器上的软件接口 | 第52-55页 |
3.4.2 可重构超长指令字处理器上的软件设计 | 第55页 |
3.5 本章小结 | 第55-56页 |
第四章 异构多核可重构平台上的任务并行化 | 第56-74页 |
4.1 乱序执行模式与方法 | 第56-61页 |
4.1.1 同构多核平台上的乱序执行 | 第56-57页 |
4.1.2 异构多核平台上的乱序执行 | 第57-58页 |
4.1.3 乱序执行方法 | 第58-61页 |
4.2 乱序执行的实现与比较 | 第61-63页 |
4.2.1 动态实现 | 第61-62页 |
4.2.2 静态实现 | 第62-63页 |
4.2.3 静态与动态实现方法的比较 | 第63页 |
4.3 实验验证与评估 | 第63-73页 |
4.3.1 测试用例设计 | 第64-65页 |
4.3.2 性能评测与分析 | 第65-67页 |
4.3.3 JPEG案例研究与分析 | 第67-71页 |
4.3.4 动态与静态实现性能比较 | 第71-73页 |
4.4 本章小结 | 第73-74页 |
第五章 可重构超长指令字处理器上的指令级并行 | 第74-114页 |
5.1 程序阶段分析与指令并行度平滑 | 第74-77页 |
5.2 程序运行时剖析 | 第77-87页 |
5.2.1 运行时性能剖析 | 第78-80页 |
5.2.2 运行时功耗剖析 | 第80-83页 |
5.2.3 剖析结果 | 第83-87页 |
5.3 处理器发射宽度运行时重构 | 第87-100页 |
5.3.1 运行时重构策略设计 | 第87-91页 |
5.3.2 处理器运行时重构策略评估 | 第91-93页 |
5.3.3 通用超长指令字代码生成 | 第93-100页 |
5.4 数据cache运行时重构 | 第100-112页 |
5.4.1 数据cache结构 | 第100-102页 |
5.4.2 数据cache重构 | 第102-105页 |
5.4.3 预重构期间数据cache替换策略 | 第105-107页 |
5.4.4 数据cache运行时重构策略评估 | 第107-112页 |
5.5 本章小结 | 第112-114页 |
第六章 总结与展望 | 第114-118页 |
6.1 本文主要工作 | 第114-115页 |
6.2 本文主要创新点 | 第115-116页 |
6.3 未来工作展望 | 第116-118页 |
参考文献 | 第118-124页 |
致谢 | 第124-126页 |
在读期间发表的学术论文与取得的研究成果 | 第126-127页 |