高速大容量存储器的控制器设计与验证
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 论文研究的背景和意义 | 第16-17页 |
| 1.2 国内外发展现状 | 第17-19页 |
| 1.3 论文的内容和章节安排 | 第19-20页 |
| 第二章 DDR3存储器特性分析 | 第20-34页 |
| 2.1 DDR3内部结构 | 第20-22页 |
| 2.2 DDR3主要操作命令 | 第22-24页 |
| 2.3 DDR3工作机理研究 | 第24-32页 |
| 2.3.1 DDR3初始化流程 | 第24-25页 |
| 2.3.2 DDR3模式寄存器设定 | 第25-27页 |
| 2.3.3 DDR3状态机跳转 | 第27-28页 |
| 2.3.4 DDR3读写时序分析 | 第28-32页 |
| 2.4 本章小结 | 第32-34页 |
| 第三章 DDR3控制器的设计及仿真 | 第34-58页 |
| 3.1 DDR3控制器的整体设计 | 第34-36页 |
| 3.1.1 DDR3控制器的整体架构 | 第34-35页 |
| 3.1.2 DDR3控制器的设计流程 | 第35-36页 |
| 3.2 DDR3控制器逻辑控制部分设计 | 第36-46页 |
| 3.2.1 初始化模块 | 第36-38页 |
| 3.2.2 命令重排序模块 | 第38-41页 |
| 3.2.3 主控制模块 | 第41-44页 |
| 3.2.4 地址和命令译码模块 | 第44页 |
| 3.2.5 刷新管理单元 | 第44页 |
| 3.2.6 读写数据通路 | 第44-46页 |
| 3.3 DDR3 UniPHY物理接口设计 | 第46-54页 |
| 3.3.1 UniPHY结构分析 | 第46-51页 |
| 3.3.2 UniPHY物理接口设计 | 第51-54页 |
| 3.4 DDR3控制器的仿真 | 第54-57页 |
| 3.4.1 仿真环境的搭建 | 第54页 |
| 3.4.2 仿真结果及分析 | 第54-57页 |
| 3.5 本章小结 | 第57-58页 |
| 第四章 DDR3控制器的FPGA验证 | 第58-66页 |
| 4.1 硬件FPGA开发平台 | 第58-59页 |
| 4.2 控制器的FPGA实现 | 第59-61页 |
| 4.3 控制器的功能验证 | 第61-65页 |
| 4.3.1 控制器内部时序验证 | 第62-64页 |
| 4.3.2 控制器数据读写验证 | 第64-65页 |
| 4.4 本章小结 | 第65-66页 |
| 第五章 总结与展望 | 第66-68页 |
| 参考文献 | 第68-70页 |
| 致谢 | 第70-72页 |
| 附录 | 第72-74页 |
| 作者简介 | 第74-75页 |
