| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 缩略语对照表 | 第9-12页 |
| 第一章 绪论 | 第12-16页 |
| 1.1 研究背景 | 第12页 |
| 1.2 国内外研究现状 | 第12-13页 |
| 1.2.1 国外研究现状 | 第13页 |
| 1.2.2 国内研究现状 | 第13页 |
| 1.3 课题研究意义 | 第13-14页 |
| 1.4 研究内容及安排 | 第14-16页 |
| 第二章 FPGA及FPGA相关知识介绍 | 第16-28页 |
| 2.1 FPGA介绍 | 第16-20页 |
| 2.1.1 逻辑单元CLB | 第17-19页 |
| 2.1.2 可编程输入输出块 | 第19页 |
| 2.1.3 通用布线矩阵GRM | 第19-20页 |
| 2.2 基本概念 | 第20-25页 |
| 2.2.1 FPGA的CAD开发流程 | 第20-24页 |
| 2.2.2 XDLRC文档 | 第24-25页 |
| 2.3 布线资源图 | 第25-27页 |
| 2.4 本章小结 | 第27-28页 |
| 第三章 FPGA结构建模 | 第28-44页 |
| 3.1 芯片总体信息 | 第29-33页 |
| 3.1.1 布局信息建模 | 第29-30页 |
| 3.1.2 芯片总体建模 | 第30-32页 |
| 3.1.3 模拟空域建模 | 第32-33页 |
| 3.2 可编程开关信息建模 | 第33-34页 |
| 3.3 布线资源建模 | 第34-36页 |
| 3.4 逻辑单元信息 | 第36-43页 |
| 3.4.1 IOB建模 | 第37-38页 |
| 3.4.2 Logic Cluster (CLB)建模 | 第38-40页 |
| 3.4.3 BRAM建模 | 第40-42页 |
| 3.4.4 DSP建模 | 第42-43页 |
| 3.5 本章小结 | 第43-44页 |
| 第四章 布线资源图预处理详细过程 | 第44-62页 |
| 4.1 VPR软件工作流程 | 第44-45页 |
| 4.2 可行性分析 | 第45-46页 |
| 4.3 总体方案设计 | 第46-55页 |
| 4.3.1 VPR布线资源数据结构 | 第46-47页 |
| 4.3.2 使用第三方工具介绍 | 第47-48页 |
| 4.3.3 对引脚的处理 | 第48-49页 |
| 4.3.4 对资源坐标的处理 | 第49-51页 |
| 4.3.5 对复杂连线处理 | 第51-52页 |
| 4.3.6 邻接点与开关盒的计算 | 第52-54页 |
| 4.3.7 时序信息处理 | 第54-55页 |
| 4.4 模块总体流程 | 第55-57页 |
| 4.5 方案中遇到的问题及解决方法 | 第57-60页 |
| 4.6 本章小结 | 第60-62页 |
| 第五章 结果验证 | 第62-70页 |
| 5.1 布线资源图的检测 | 第62-65页 |
| 5.2 实验结果及分析 | 第65-68页 |
| 5.3 本章小结 | 第68-70页 |
| 第六章 总结和展望 | 第70-72页 |
| 6.1 本文工作总结 | 第70页 |
| 6.2 未来工作展望 | 第70-72页 |
| 参考文献 | 第72-76页 |
| 致谢 | 第76-78页 |
| 作者简介 | 第78-79页 |