| 目录 | 第4-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9页 |
| 符号说明 | 第10-11页 |
| 第一章 绪论 | 第11-17页 |
| 1.1 引言 | 第11页 |
| 1.2 微控制器(MCU)概述 | 第11-12页 |
| 1.3 精简指令集计算机(RISC) | 第12-14页 |
| 1.3.1 RISC技术的起源 | 第12页 |
| 1.3.2 RISC技术的主要内容 | 第12-13页 |
| 1.3.3 RISC技术的优缺点 | 第13-14页 |
| 1.3.4 RISC的设计原则 | 第14页 |
| 1.4 课题工作内容、研究现状、意义、创新和论文结构 | 第14-17页 |
| 1.4.1 工作内容 | 第14-15页 |
| 1.4.2 研究现状及意义 | 第15-16页 |
| 1.4.3 论文创新 | 第16页 |
| 1.4.4 论文结构 | 第16-17页 |
| 第二章 芯片设计中的IP技术 | 第17-23页 |
| 2.1 IP分类 | 第17页 |
| 2.2 IP的基本特征 | 第17-18页 |
| 2.3 IP开发流程 | 第18-20页 |
| 2.3.1 IP设计的四大阶段 | 第19-20页 |
| 2.3.2 IP验证的主要过程 | 第20页 |
| 2.4 IP开发过程中的关键技术 | 第20-22页 |
| 2.4.1 IP的规格定义 | 第21页 |
| 2.4.2 IP的验证 | 第21-22页 |
| 2.4.3 IP的打包提交 | 第22页 |
| 2.5 MCU IP核设计流程 | 第22-23页 |
| 第三章 系统级设计与指令系统 | 第23-37页 |
| 3.1 数字系统高层次设计 | 第23-25页 |
| 3.1.1 自顶向下(Top-Down)的设计方法 | 第24-25页 |
| 3.1.2 自下而上(Bottom-Up)的设计方法 | 第25页 |
| 3.2 自顶向下设计方法与设计流程 | 第25-28页 |
| 3.2.1 系统设计 | 第26-27页 |
| 3.2.2 综合优化 | 第27-28页 |
| 3.2.3 系统实现 | 第28页 |
| 3.3 系统顶层结构 | 第28-31页 |
| 3.3.1 WCU IP核(SDU_W08)的主要特点 | 第28-29页 |
| 3.3.2 系统结构及顶层模块划分 | 第29-30页 |
| 3.3.3 总线结构 | 第30-31页 |
| 3.4 指令系统 | 第31-37页 |
| 3.4.1 指令集 | 第31-34页 |
| 3.4.2 指令寻址方式 | 第34页 |
| 3.4.3 指令格式 | 第34页 |
| 3.4.4 时序设计与两级流水线设计 | 第34-37页 |
| 第四章 子模块及顶层模块结构与实现 | 第37-71页 |
| 4.1 指令译码模块 | 第37-40页 |
| 4.1.1 常规指令译码实现 | 第37-39页 |
| 4.1.2 特殊指令处理 | 第39-40页 |
| 4.1.3 指令译码模块的仿真 | 第40页 |
| 4.2 指令寄存器设计与仿真 | 第40-42页 |
| 4.3 程序指针与堆栈(PC_STACK)模块 | 第42-46页 |
| 4.4 看门狗、预分频及定时器(WDT_RTCC)模块 | 第46-51页 |
| 4.4.1 实时时钟／计数寄存器RTCC(F1) | 第46-47页 |
| 4.4.2 看门狗WDT | 第47-51页 |
| 4.5 复位(RESET)模块 | 第51-52页 |
| 4.6 时钟处理(CLK_DIV)模块 | 第52-54页 |
| 4.7 特殊功能寄存器(SPCL-PEGS)模块 | 第54-62页 |
| 4.7.1 状态寄存器STATUS(F3) | 第54-56页 |
| 4.7.2 参数寄存器OPTION | 第56-58页 |
| 4.7.3 工作寄存器W | 第58页 |
| 4.7.4 I／O控制寄存器(TRISA、TRISB、TRISC) | 第58-59页 |
| 4.7.5 I／O输入输出寄存器(PORTA、PORTB、PORTC) | 第59页 |
| 4.7.6 间接地址寄存器INDF(F0) | 第59页 |
| 4.7.7 寄存器选择寄存器FSR(F4) | 第59-60页 |
| 4.7.8 SPCL_REGS特殊功能寄存器模块的实现 | 第60-62页 |
| 4.8 存储器 | 第62-65页 |
| 4.8.1 程序存储器(ROM) | 第62-63页 |
| 4.8.2 数据存储器(RAM) | 第63-65页 |
| 4.9 算术逻辑运算单元ALU模块及数据通路DATA_MUX模块 | 第65页 |
| 4.10 顶层模块的实现、RTL级仿真以及门级仿真 | 第65-71页 |
| 第五章 形式验证与静态时序分析 | 第71-82页 |
| 5.1 等价性形式验证 | 第71-77页 |
| 5.1.1 等价性验证一般步骤 | 第71-73页 |
| 5.1.2 等价性验证解决方案的选择 | 第73页 |
| 5.1.3 等价性验证的局限性 | 第73-74页 |
| 5.1.4 等价性验证的流程 | 第74-75页 |
| 5.1.5 RTL级对门级网表的验证 | 第75-76页 |
| 5.1.6 对SDU_M08进行等价性验证 | 第76-77页 |
| 5.2 静态时序分析 | 第77-82页 |
| 5.2.1 选择静态时序分析解决方案 | 第79-80页 |
| 5.2.2 静态时序分析的流程 | 第80-81页 |
| 5.2.3 对SDU_M08进行静态时序分析 | 第81-82页 |
| 第六章 工作总结 | 第82-83页 |
| 参考文献 | 第83-85页 |
| 致谢 | 第85-86页 |
| 攻读硕士学位期间发表的学位论文 | 第86-87页 |
| 学位论文评阅及答辩情况表 | 第87页 |
