| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第11-14页 |
| 1.1 课题背景 | 第11-12页 |
| 1.2 课题主要研究内容 | 第12页 |
| 1.3 本文结构安排 | 第12-14页 |
| 第二章 DPSK调制解调技术的基本原理 | 第14-20页 |
| 2.1 光调制原理 | 第14-16页 |
| 2.1.1 强度调制 | 第15-16页 |
| 2.1.2 相位调制 | 第16页 |
| 2.2 DPSK调制原理 | 第16-17页 |
| 2.2.1 NRZ-DPSK码 | 第16-17页 |
| 2.2.2 RZ-DPSK码 | 第17页 |
| 2.3 DPSK解调原理 | 第17-18页 |
| 2.3.1 DPSK相干接收解调原理 | 第18页 |
| 2.3.2 DPSK非相干接收解调原理 | 第18页 |
| 2.4 本章小结 | 第18-20页 |
| 第三章 系统的组成及软硬件设计与实现 | 第20-36页 |
| 3.1 系统主要组成 | 第20页 |
| 3.2 系统硬件架构及模块 | 第20-25页 |
| 3.2.1 延迟干涉仪 | 第21页 |
| 3.2.2 光电转换模块 | 第21页 |
| 3.2.3 高速串并转换模块 | 第21-22页 |
| 3.2.4 大规模FPGA器件 | 第22-23页 |
| 3.2.5 DAC电路 | 第23-24页 |
| 3.2.6 时钟电路模块 | 第24页 |
| 3.2.7 电源电路模块 | 第24-25页 |
| 3.3 系统软件架构及模块 | 第25-35页 |
| 3.3.1 超高速数据收发模块 | 第26页 |
| 3.3.2 数据接收模块 | 第26-28页 |
| 3.3.3 解交织及纠错译码模块 | 第28-30页 |
| 3.3.4 信号调整控制模块 | 第30-31页 |
| 3.3.5 数据时钟模块 | 第31页 |
| 3.3.6 SDH数据输出模块 | 第31-32页 |
| 3.3.7 系统监控模块 | 第32-35页 |
| 3.4 本章小结 | 第35-36页 |
| 第四章 基于数字平衡检测的光信号解调算法的设计与实现 | 第36-41页 |
| 4.1 延迟干涉仪原理 | 第36-37页 |
| 4.2 数字平衡检测算法设计 | 第37页 |
| 4.3 拐点智能识别算法设计 | 第37-39页 |
| 4.4 延迟干涉仪调整测试 | 第39-40页 |
| 4.5 本章小结 | 第40-41页 |
| 第五章 基于FPGA结构的BCH译码算法的设计与实现 | 第41-53页 |
| 5.1 校正子计算 | 第42-44页 |
| 5.2 BM迭代算法计算错误位置多项式 | 第44-46页 |
| 5.3 钱搜索求解错误位置 | 第46-47页 |
| 5.4 纠错验证 | 第47-48页 |
| 5.5 FPGA中实现正交级联码5级迭代译码 | 第48-52页 |
| 5.6 系统纠错解码性能测试 | 第52页 |
| 5.7 本章小结 | 第52-53页 |
| 第六章 总结 | 第53-54页 |
| 缩略词汇表 | 第54-55页 |
| 参考文献 | 第55-59页 |
| 致谢 | 第59-60页 |
| 攻读学位期间发表论文目录 | 第60-61页 |
| 学位论文评阅及答辩情况表 | 第61页 |