FPGA可重构计算的规模可伸缩性研究及实现
| 摘要 | 第3-4页 |
| ABSTRACT | 第4-5页 |
| 第一章 绪论 | 第8-13页 |
| 1.1 研究背景及意义 | 第8-9页 |
| 1.2 国内外研究现状 | 第9-10页 |
| 1.3 研究内容及组织结构安排 | 第10-13页 |
| 1.3.1 研究内容 | 第10-11页 |
| 1.3.2 组织结构安排 | 第11-13页 |
| 第二章 FPGA、ZYNQ及可重构技术简介 | 第13-22页 |
| 2.1 FPGA介绍 | 第13-16页 |
| 2.1.1 FPGA结构 | 第13-14页 |
| 2.1.2 FPGA加速原理 | 第14-16页 |
| 2.2 ZYNQ概述 | 第16-19页 |
| 2.2.1 Zynq平台 | 第16-17页 |
| 2.2.2 Vivado设计套件 | 第17-19页 |
| 2.3 动态可重构技术概述 | 第19-22页 |
| 2.3.1 可重构技术介绍 | 第19-20页 |
| 2.3.2 可重构计算技术分类 | 第20页 |
| 2.3.3 动态部分可重构技术 | 第20-22页 |
| 第三章 FPGA可重构计算的规模可伸缩性架构设计 | 第22-31页 |
| 3.1 整体框架 | 第22-23页 |
| 3.1.1 基于虚拟存储池的可伸缩性设计 | 第22-23页 |
| 3.1.2 整体系统框架 | 第23页 |
| 3.2 可重构计算页面 | 第23-26页 |
| 3.2.1 页面的划分机制 | 第23-25页 |
| 3.2.2 页面间的通信 | 第25页 |
| 3.2.3 页面间的同步机制 | 第25-26页 |
| 3.3 适合FPGA计算特点的中间态逻辑形式 | 第26-28页 |
| 3.4 计算模式 | 第28-30页 |
| 3.4.1 简单模式 | 第28页 |
| 3.4.2 SIMD/MIMD并行模式 | 第28-29页 |
| 3.4.3 流水线模式 | 第29-30页 |
| 3.5 本章小结 | 第30-31页 |
| 第四章 FPGA可重构计算的规模可伸缩性架构实现 | 第31-39页 |
| 4.1 硬件设计与实现 | 第31-36页 |
| 4.1.1 系统基础模块设计与实现 | 第32-33页 |
| 4.1.2 可重构计算管理模块的硬件设计与实现 | 第33-35页 |
| 4.1.3 用户设计模块的硬件设计与实现 | 第35-36页 |
| 4.2 软件设计与实现 | 第36-38页 |
| 4.3 本章小结 | 第38-39页 |
| 第五章 编程模式 | 第39-48页 |
| 5.1 传统可重构计算开发模式 | 第39-41页 |
| 5.2 本文架构的开发模式 | 第41-46页 |
| 5.2.1 编程模式设计 | 第41-43页 |
| 5.2.2 开发者流程 | 第43-44页 |
| 5.2.3 使用者流程 | 第44-46页 |
| 5.3 本文架构编程模式的优势 | 第46-47页 |
| 5.4 本章小结 | 第47-48页 |
| 第六章 FPGA可重构计算的规模可伸缩性架构实验 | 第48-62页 |
| 6.1 实验平台 | 第48-49页 |
| 6.2 可重构计算页面划分 | 第49-52页 |
| 6.2.1 页面划分 | 第49-51页 |
| 6.2.2 资源分析 | 第51-52页 |
| 6.3 应用算法在可伸缩性架构下的实现 | 第52-57页 |
| 6.3.1 算法分析 | 第52-54页 |
| 6.3.2 应用算法的IP核生成 | 第54-55页 |
| 6.3.3 应用IP核与系统的对接 | 第55-57页 |
| 6.3.4 API调用 | 第57页 |
| 6.4 实验结果与分析 | 第57-61页 |
| 6.4.1 SIMD并行计算式的实验结果分析 | 第57-59页 |
| 6.4.2 流水线式的实验结果分析 | 第59-61页 |
| 6.4.3 开发方式的对比分析 | 第61页 |
| 6.5 本章小结 | 第61-62页 |
| 总结与展望 | 第62-64页 |
| 总结 | 第62-63页 |
| 研究展望 | 第63-64页 |
| 致谢 | 第64-65页 |
| 参考文献 | 第65-68页 |
| 附录: 作者在攻读硕士学位期间发表的论文 | 第68页 |
