| 摘要 | 第1-7页 |
| ABSTRACT | 第7-16页 |
| 第一章 绪论 | 第16-25页 |
| ·引言 | 第16-19页 |
| ·信道编码概述 | 第19-20页 |
| ·选题和项目背景 | 第20-21页 |
| ·并行技术概述 | 第21-23页 |
| ·论文内容和安排 | 第23-25页 |
| 第二章 基带信号的多处理器阵列实现结构 | 第25-40页 |
| ·基带处理的多处理器阵列实现 | 第25-27页 |
| ·多核 DSP 处理阵列 | 第25页 |
| ·基于 NOC 的多处理器阵列 | 第25-27页 |
| ·Microblaze 多核译码验证平台设计 | 第27-39页 |
| ·Microblaze 简介 | 第27-29页 |
| ·Xilinx 核间通信机制 | 第29-32页 |
| ·基于 Microblaze 多核平台的设计与实现 | 第32-39页 |
| ·本章小结 | 第39-40页 |
| 第三章 咬尾卷积码的多核并行译码 | 第40-66页 |
| ·卷积码概述 | 第40-43页 |
| ·卷积码的发展 | 第40-41页 |
| ·LTE 中 TBCC 编码方案 | 第41-42页 |
| ·传统的维特比算法 | 第42-43页 |
| ·TBCC 的译码算法 | 第43-53页 |
| ·CVA 译码算法 | 第43-45页 |
| ·WAVA 译码算法 | 第45-46页 |
| ·基于 WAVA 算法的并行实现方法 | 第46-47页 |
| ·BVA 译码算法 | 第47-50页 |
| ·译码算法性能仿真和分析 | 第50-53页 |
| ·TBCC 的多核并行译码系统 | 第53-64页 |
| ·TBCC 的多核并行译码架构 | 第53-55页 |
| ·基于 WAVA 的 TBCC 双核并行译码实现 | 第55-57页 |
| ·基于 BVA 的 TBCC 双核并行译码实现 | 第57-59页 |
| ·TBCC 的双核并行译码验证 | 第59-60页 |
| ·TBCC 的双核译码系统性能测试和分析 | 第60-64页 |
| ·本章小结 | 第64-66页 |
| 第四章 LDPC 码的多核并行译码 | 第66-85页 |
| ·LDPC 码概述 | 第66-68页 |
| ·LDPC 码的发展历程 | 第66-67页 |
| ·LDPC 码的优点 | 第67-68页 |
| ·LDPC 码译码算法 | 第68-75页 |
| ·LDPC 码的译码研究现状 | 第68页 |
| ·译码消息传递过程 | 第68-69页 |
| ·消息初始化 | 第69-70页 |
| ·概率域下的和-积译码算法 | 第70-72页 |
| ·概率似然比和-积译码算法 | 第72-74页 |
| ·基于和-积算法的 LDPC 码并行译码实现方法 | 第74-75页 |
| ·LDPC 码的多核并行译码系统 | 第75-83页 |
| ·LDPC 码的多核并行译码架构 | 第75-76页 |
| ·LDPC 码的多核并行译码实现 | 第76-78页 |
| ·LDPC 码的多核并行译码验证 | 第78页 |
| ·LDPC 码多核系统性能测试和分析 | 第78-83页 |
| ·本章小结 | 第83-85页 |
| 第五章 全文总结与展望 | 第85-87页 |
| ·全文总结 | 第85页 |
| ·工作展望 | 第85-87页 |
| 致谢 | 第87-88页 |
| 参考文献 | 第88-91页 |
| 修改统计 | 第91-92页 |