基于E1接口的时间统一系统的研究与设计
| 致谢 | 第1-5页 |
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 目录 | 第7-10页 |
| 图表目录 | 第10-12页 |
| 1 引言 | 第12-18页 |
| ·研究背景 | 第12-13页 |
| ·国内外本学科领域的发展现状与趋势 | 第13-14页 |
| ·研究目的及意义 | 第14-15页 |
| ·课题主要研究内容及内容安排 | 第15-18页 |
| ·研究内容 | 第15页 |
| ·论文内容安排 | 第15-18页 |
| 2 E1 和 GPS 介绍 | 第18-26页 |
| ·E1 概述 | 第18-21页 |
| ·E1 简介 | 第18页 |
| ·E1 的数据结构介绍 | 第18-21页 |
| ·E1 警告信号 | 第21页 |
| ·GPS 概述 | 第21-24页 |
| ·GPS 简介 | 第21-22页 |
| ·GPS 时间系统 | 第22-24页 |
| ·本章小结 | 第24-26页 |
| 3 基于 E1 接口的时间统一系统总体设计 | 第26-36页 |
| ·系统设计方案 | 第26-27页 |
| ·GPS 授时 | 第27-28页 |
| ·时统设备 | 第28-34页 |
| ·时统设备介绍 | 第28页 |
| ·时统设备总体设计 | 第28-29页 |
| ·守时模块 | 第29-30页 |
| ·E1 模块 | 第30-34页 |
| ·时间同步信号和信息处理 | 第30-31页 |
| ·E1 编码 | 第31-32页 |
| ·E1 译码 | 第32-33页 |
| ·E1 接口电路 | 第33页 |
| ·时间传输延迟测量 | 第33-34页 |
| ·本章小结 | 第34-36页 |
| 4 时统设备软件设计及仿真 | 第36-46页 |
| ·软件编写环境 | 第36页 |
| ·Quartus Ⅱ 9.0 简介 | 第36页 |
| ·Verilog HDL 简介 | 第36页 |
| ·时间同步信号与信息处理 | 第36-39页 |
| ·HDB3 编码 | 第39-41页 |
| ·HDB3 译码 | 第41-43页 |
| ·线路延迟测量 | 第43-45页 |
| ·本章小结 | 第45-46页 |
| 5 时统设备硬件设计及实现 | 第46-62页 |
| ·硬件总体设计 | 第46页 |
| ·FPGA 芯片介绍 | 第46-47页 |
| ·E1 接口电路设计及仿真 | 第47-56页 |
| ·E1 发送端电路 | 第47页 |
| ·E1 发送端仿真 | 第47-49页 |
| ·E1 接收端电路 | 第49-50页 |
| ·E1 接收端仿真 | 第50-56页 |
| ·其他硬件电路设计 | 第56-58页 |
| ·电源电路 | 第56页 |
| ·串口电路 | 第56页 |
| ·时间显示电路 | 第56-57页 |
| ·本地秒信号产生电路 | 第57页 |
| ·溯源信号接收电路 | 第57-58页 |
| ·硬件电路总体设计及制版 | 第58-60页 |
| ·本章小结 | 第60-62页 |
| 6 总结与展望 | 第62-64页 |
| 参考文献 | 第64-66页 |
| 作者简介及在学期间发表的学术论文与研究成果 | 第66页 |
