数字调制解调器的设计
| 摘要 | 第1-4页 |
| ABSTRACT | 第4-8页 |
| 1 绪论 | 第8-13页 |
| ·设计背景 | 第8-9页 |
| ·调制解调发展趋势 | 第9页 |
| ·软件无线电介绍 | 第9页 |
| ·软件无线电通信系统 | 第9-10页 |
| ·高速数字信号处理技术 | 第10-11页 |
| ·目前的解决方法 | 第11页 |
| ·本文所做的工作 | 第11-13页 |
| 2 数字调制技术 | 第13-23页 |
| ·调制的概念 | 第13页 |
| ·数字调制技术 | 第13-18页 |
| ·线性调制技术 | 第13-17页 |
| ·非线性调制技术 | 第17-18页 |
| ·混沌调制方式 | 第18页 |
| ·调制中的关键技术 | 第18-23页 |
| ·无码间干扰的Nyquist特性 | 第19-21页 |
| ·滤波器设计参数对系统性能的影响 | 第21-23页 |
| 3 数字解调技术 | 第23-28页 |
| ·解调方式的介绍 | 第23页 |
| ·解调中的关键技术 | 第23-28页 |
| ·载波同步技术 | 第23-24页 |
| ·载波相位误差对系统性能的影响 | 第24-26页 |
| ·码元同步技术 | 第26页 |
| ·码元定时误差对系统性能的影响 | 第26-28页 |
| 4 调制方式选择 | 第28-30页 |
| 5 数字调制器的系统实现及硬件设计 | 第30-56页 |
| ·数字调制器的系统设计 | 第30-31页 |
| ·DSP信号处理单元的硬件设计 | 第31-38页 |
| ·多通道带缓冲串行接口(McBSP) | 第31-32页 |
| ·CPLD逻辑控制 | 第32-33页 |
| ·FLASH和SRAM | 第33-36页 |
| ·其它模块 | 第36-38页 |
| ·音频接口设计 | 第38-40页 |
| ·音频编解码器AD50 | 第38页 |
| ·AD50与DSP接口设计 | 第38-40页 |
| ·USB1.1接口设计 | 第40-42页 |
| ·USB1.1芯片PDIUSBD12 | 第40-41页 |
| ·PDIUSBD12与DSP接口的硬件设计 | 第41页 |
| ·PDIUSBD12的DSP软件设计 | 第41-42页 |
| ·宽带数字可编程上变频器HSP50415 | 第42-44页 |
| ·基带信号处理 | 第44-51页 |
| ·信号获取 | 第44-45页 |
| ·滤波操作 | 第45-47页 |
| ·加扰操作 | 第47-48页 |
| ·串并转换 | 第48页 |
| ·格雷编码 | 第48-49页 |
| ·π／4QPSK信号映射 | 第49-51页 |
| ·HSP50415上变频设计 | 第51-55页 |
| ·数字调制器的工作过程 | 第55-56页 |
| 6 数字解调器的系统实现及硬件设计 | 第56-73页 |
| ·正交解调器HSP50110 | 第56-57页 |
| ·数字科斯塔斯环HSP50210 | 第57-61页 |
| ·数字解调器的系统设计 | 第61-62页 |
| ·π／4QPSK信号的解调 | 第62-64页 |
| ·DSP单元设计 | 第64页 |
| ·数字解调器接口设计 | 第64-65页 |
| ·信号下变频设计 | 第65-68页 |
| ·HSP50110与HSP50210联合设计 | 第65-66页 |
| ·接口设计 | 第66-68页 |
| ·基带信号处理 | 第68-72页 |
| ·差分解码 | 第68-69页 |
| ·格雷解码 | 第69页 |
| ·并串转换 | 第69-70页 |
| ·解扰操作 | 第70-71页 |
| ·信号重获 | 第71-72页 |
| ·数字解调器的工作过程 | 第72-73页 |
| 7 仿真分析 | 第73-79页 |
| ·π／4QPSK调制解调算法仿真 | 第73-75页 |
| ·数字调制解调器系统仿真 | 第75-79页 |
| 8 结束语 | 第79-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-83页 |
| 附录A | 第83-89页 |
| 附录B | 第89-94页 |
