| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略语对照表 | 第12-17页 |
| 第一章 绪论 | 第17-21页 |
| 1.1 研究背景及意义 | 第17页 |
| 1.2 PCIe总线技术发展现状 | 第17-18页 |
| 1.3 论文主要工作与内容安排 | 第18-21页 |
| 第二章 PCI Express协议介绍 | 第21-37页 |
| 2.1 PCI Express协议介绍 | 第21-24页 |
| 2.1.1 PCIExpress总线拓扑结构 | 第21-23页 |
| 2.1.2 PCIExpress总线分层结构 | 第23-24页 |
| 2.2 PCI Express数据传输 | 第24-33页 |
| 2.2.1 PCIExpress总线事务介绍 | 第24-25页 |
| 2.2.2 PCIExpress各层包结构 | 第25-28页 |
| 2.2.3 PCIExpress事务层TLP分类及用途 | 第28-31页 |
| 2.2.4 PCIExpress事务包TLP路由方式 | 第31-33页 |
| 2.3 PCI Express配置空间和中断机制 | 第33-35页 |
| 2.3.1 PCIExpress配置空间 | 第33-34页 |
| 2.3.2 PCIExpress中断机制 | 第34-35页 |
| 2.4 本章小结 | 第35-37页 |
| 第三章 基于PCIe硬核的PCIe2.0传输设计 | 第37-53页 |
| 3.1 Kintex-7 FPGA PCIe硬核简介 | 第37-41页 |
| 3.1.1 PCIe硬核的特性 | 第37-38页 |
| 3.1.2 PCIe硬核的接口 | 第38-41页 |
| 3.2 基于PCIe硬核的DMA控制器设计 | 第41-47页 |
| 3.2.1 发送引擎设计 | 第42-44页 |
| 3.2.2 接收引擎设计 | 第44-46页 |
| 3.2.3 中断控制器设计 | 第46-47页 |
| 3.3 DMA传输仿真测试 | 第47-52页 |
| 3.3.1 DMA读传输仿真 | 第47-49页 |
| 3.3.2 DMA写传输仿真 | 第49-51页 |
| 3.3.3 MSI中断请求仿真 | 第51-52页 |
| 3.4 本章小结 | 第52-53页 |
| 第四章 基于XDMA硬核的PCIe3.0传输设计 | 第53-77页 |
| 4.1 Virtex-7 FPGA XDMA硬核简介 | 第53-59页 |
| 4.1.1 XDMA硬核的特性 | 第53-54页 |
| 4.1.2 XDMA硬核的组成和接口 | 第54-55页 |
| 4.1.3 XDMA硬核的控制状态寄存器和描述符 | 第55-57页 |
| 4.1.4 DMA传输启动流程 | 第57-59页 |
| 4.2 基于Root Port模型的DMA传输仿真平台搭建 | 第59-68页 |
| 4.2.1 Root Port模型简介 | 第59-60页 |
| 4.2.2 Root Port模型的建立和使用 | 第60-63页 |
| 4.2.3 用户自定义task设计 | 第63-67页 |
| 4.2.4 DMA读写测试用例设计 | 第67-68页 |
| 4.3 XDMA硬核接口设计与仿真 | 第68-74页 |
| 4.3.1 C2H通道传输设计与仿真 | 第68-71页 |
| 4.3.2 H2C通道传输设计与仿真 | 第71-73页 |
| 4.3.3 通道中断的产生与仿真 | 第73-74页 |
| 4.4 本章小节 | 第74-77页 |
| 第五章 PCIe3.0传输测试与验证 | 第77-91页 |
| 5.1 测试平台搭建 | 第77-81页 |
| 5.1.1 硬件测试平台 | 第77-79页 |
| 5.1.2 软件调试环境 | 第79-81页 |
| 5.2 DMA传输测试与验证 | 第81-89页 |
| 5.2.1 DMA读写传输测试 | 第81-86页 |
| 5.2.2 DMA中断测试 | 第86-87页 |
| 5.2.3 DMA读写数据正确性验证 | 第87-88页 |
| 5.2.4 DMA读写传输速率测试 | 第88-89页 |
| 5.3 本章小结 | 第89-91页 |
| 第六章 总结与展望 | 第91-93页 |
| 6.1 全文总结 | 第91页 |
| 6.2 研究展望 | 第91-93页 |
| 参考文献 | 第93-95页 |
| 致谢 | 第95-97页 |
| 作者简介 | 第97页 |
