| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第10-19页 |
| 1.1 论文研究的背景 | 第10页 |
| 1.2 论文研究的意义和目的 | 第10-12页 |
| 1.3 嵌入式SRAM存储器 | 第12-17页 |
| 1.3.1 嵌入式SRAM存储器的重要性 | 第12-13页 |
| 1.3.2 嵌入式SRAM存储器的发展趋势 | 第13-14页 |
| 1.3.3 嵌入式SRAM设计的挑战 | 第14-15页 |
| 1.3.4 嵌入式SRAM编译器的概念和设计原理 | 第15-17页 |
| 1.4 本课题研究的主要内容和论文结构 | 第17-19页 |
| 第二章 设计语言与平台 | 第19-26页 |
| 2.1 Python语言的介绍 | 第19-22页 |
| 2.1.1 Python语言的概述 | 第19页 |
| 2.1.2 Python语言的特点 | 第19-21页 |
| 2.1.3 Python脚本的运行 | 第21-22页 |
| 2.2 SystemVerilog语言 | 第22-25页 |
| 2.2.1 SystemVerilog描述 | 第22-23页 |
| 2.2.2 VMM验证方法学 | 第23-25页 |
| 2.3 本章小结 | 第25-26页 |
| 第三章 嵌入式SRAM编译器生成的文件 | 第26-34页 |
| 3.1 版图文件的生成 | 第26-28页 |
| 3.1.1 版图文件的表示方法 | 第26-27页 |
| 3.1.2 结构体 | 第27页 |
| 3.1.3 版图文件的组成 | 第27-28页 |
| 3.2 Lef文件的生成 | 第28-30页 |
| 3.3 Lib文件的生成 | 第30-31页 |
| 3.3.1 Lib文件的定义 | 第30页 |
| 3.3.2 Lib文件的内容 | 第30页 |
| 3.3.3 Lib文件的组成 | 第30-31页 |
| 3.4 cdl网表的生成 | 第31-32页 |
| 3.4.1 cdl网表的定义 | 第31页 |
| 3.4.2 网表的文件结构 | 第31页 |
| 3.4.3 电路的表示方法 | 第31-32页 |
| 3.4.4 网表的层次化结构 | 第32页 |
| 3.5 Verilog文件的生成 | 第32-33页 |
| 3.5.1 Verilog文件的定义 | 第32页 |
| 3.5.2 时序检查 | 第32-33页 |
| 3.5.3 双端. Verilog模型 | 第33页 |
| 3.6 本章小结 | 第33-34页 |
| 第四章 SRAM生成过程的分析与自动实现 | 第34-71页 |
| 4.1 SRAM编译器技术的出现 | 第34-35页 |
| 4.2 SRAM编译器使用的问题 | 第35-37页 |
| 4.3 SRAM生成过程的优化 | 第37-54页 |
| 4.3.1 SRAM Wrapper模块的实现 | 第37-45页 |
| 4.3.2 Bist电路的生成 | 第45-52页 |
| 4.3.3 SRAM编译器的执行 | 第52-54页 |
| 4.4 自动生成工具的开发 | 第54-69页 |
| 4.4.1 功能模块的划分 | 第55-57页 |
| 4.4.2 具体功能的实现 | 第57-67页 |
| 4.4.3 脚本的运行命令介绍 | 第67-69页 |
| 4.5 本章小结 | 第69-71页 |
| 第五章 SRAM Wrapper的功能实现和仿真 | 第71-78页 |
| 5.1 基于System Verilog语言的VMM简介 | 第71-72页 |
| 5.2 VMM仿真环境 | 第72-75页 |
| 5.2.1 仿真环境的架构 | 第72-75页 |
| 5.2.2 仿真环境的流程 | 第75页 |
| 5.3 仿真结果 | 第75-77页 |
| 5.4 本章小结 | 第77-78页 |
| 第六章 结论和展望 | 第78-80页 |
| 6.1 本论文总结 | 第78-79页 |
| 6.2 展望 | 第79-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-84页 |
| 附录 | 第84-86页 |