| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略词表 | 第13-14页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 项目背景和研究概述 | 第14-16页 |
| 1.2 LDPC码简介 | 第16-17页 |
| 1.3 概率计算简介 | 第17-18页 |
| 1.4 本论文的组织结构和安排 | 第18-20页 |
| 第二章 LDPC码及其编码算法 | 第20-32页 |
| 2.1 LDPC码的表示方式 | 第20-23页 |
| 2.1.1 LDPC码的矩阵表示 | 第20-21页 |
| 2.1.2 LDPC码的图论表示 | 第21-22页 |
| 2.1.3 LDPC码的矩阵表示和图论表示的互换 | 第22-23页 |
| 2.2 LDPC码的构造 | 第23-26页 |
| 2.2.1 度分布对的优化 | 第23页 |
| 2.2.2 LDPC码的构造方法 | 第23-26页 |
| 2.3 LDPC码的编码 | 第26-30页 |
| 2.3.1 直接编码 | 第26-27页 |
| 2.3.2 近似下三角矩阵编码 | 第27-28页 |
| 2.3.3 基于准循环LDPC码的快速编码 | 第28-30页 |
| 2.4 本章小结 | 第30-32页 |
| 第三章 LDPC译码算法 | 第32-40页 |
| 3.1 LDPC硬判决译码算法介绍 | 第32-34页 |
| 3.1.1 比特翻转算法 | 第32-33页 |
| 3.1.2 加权比特翻转算法 | 第33-34页 |
| 3.2 LDPC软判决译码算法介绍 | 第34-39页 |
| 3.2.1 概率置信传播算法 | 第34-37页 |
| 3.2.2 对数域概率置信传播算法 | 第37-39页 |
| 3.3 本章小结 | 第39-40页 |
| 第四章 基于概率计算的LDPC译码设计 | 第40-55页 |
| 4.1 概率计算的基本运算单元 | 第40-43页 |
| 4.2 概率LDPC译码设计 | 第43-52页 |
| 4.3 性能仿真 | 第52-54页 |
| 4.4 本章小结 | 第54-55页 |
| 第五章 概率LDPC编译码系统的FPGA开发设计与实现 | 第55-71页 |
| 5.1 编码器的硬件实现 | 第56-58页 |
| 5.2 信道信息的概率映射以及硬件实现 | 第58-59页 |
| 5.3 随机数生成器以及随机序列转换设计 | 第59-60页 |
| 5.4 译码系统各部分结构设计 | 第60-67页 |
| 5.4.1 译码系统的码率控制 | 第62页 |
| 5.4.2 变量节点和校验节点的结构设计 | 第62-67页 |
| 5.4.3 译码校验判决模块设计 | 第67页 |
| 5.5 LDPC译码系统的FPGA实现及性能指标 | 第67-70页 |
| 5.5.1 系统整体结构及工作流程介绍 | 第67-68页 |
| 5.5.2 系统的FPGA实现性能指标 | 第68-70页 |
| 5.6 本章小结 | 第70-71页 |
| 第六章 总结 | 第71-72页 |
| 致谢 | 第72-73页 |
| 参考文献 | 第73-75页 |
| 附件 | 第75-77页 |