基于RISC架构的多线程微处理器设计及验证
| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 1 绪论 | 第7-15页 |
| 1.1 课题研究背景与意义 | 第7-9页 |
| 1.2 线程级并行技术研究现状 | 第9-12页 |
| 1.2.1 多核技术研究现状 | 第9-10页 |
| 1.2.2 多线程技术研究现状 | 第10-12页 |
| 1.3 论文研究内容 | 第12页 |
| 1.4 论文组织结构 | 第12-15页 |
| 2 硬件多线程设计技术 | 第15-29页 |
| 2.1 RISC与MIPS体系结构 | 第15-16页 |
| 2.2 硬件多线程技术概述 | 第16-22页 |
| 2.2.1 细粒度多线程 | 第19-20页 |
| 2.2.2 粗粒度多线程 | 第20页 |
| 2.2.3 单芯片多处理器 | 第20-22页 |
| 2.3 同时多线程SMT结构 | 第22-26页 |
| 2.3.1 基本模型 | 第22-24页 |
| 2.3.2 关键技术 | 第24-25页 |
| 2.3.3 SMT与SMP | 第25-26页 |
| 2.4 验证语言与方法学 | 第26-28页 |
| 2.5 本章小结 | 第28-29页 |
| 3 多线程微处理器结构设计 | 第29-47页 |
| 3.1 总体结构设计 | 第29-31页 |
| 3.2 处理器接口设计 | 第31-32页 |
| 3.3 多线程设计策略 | 第32-33页 |
| 3.4 流水线结构设计 | 第33-40页 |
| 3.4.1 流水级划分 | 第33-34页 |
| 3.4.2 多线程流水寄存器设计 | 第34-36页 |
| 3.4.3 流水线控制器设计 | 第36-38页 |
| 3.4.4 流水线数据相关处理 | 第38-40页 |
| 3.5 指令系统设计 | 第40-43页 |
| 3.5.1 MIPS32指令格式 | 第40-41页 |
| 3.5.2 指令设计实现汇总 | 第41-43页 |
| 3.6 精确异常设计 | 第43-45页 |
| 3.7 本章小结 | 第45-47页 |
| 4 处理器流水级执行部件设计 | 第47-73页 |
| 4.1 P0级——取指阶段设计 | 第47-52页 |
| 4.1.1 线程控制器设计 | 第47-48页 |
| 4.1.2 多线程PC设计 | 第48-50页 |
| 4.1.3 指令存储器设计 | 第50页 |
| 4.1.4 取指级功能仿真 | 第50-52页 |
| 4.2 P1级——译码阶段设计 | 第52-58页 |
| 4.2.1 译码器设计 | 第52-55页 |
| 4.2.2 多线程寄存器堆设计 | 第55-57页 |
| 4.2.3 译码级功能仿真 | 第57-58页 |
| 4.3 P2级——功能部件设计 | 第58-67页 |
| 4.3.1 逻辑运算指令单元设计 | 第59-61页 |
| 4.3.2 移位运算指令单元设计 | 第61-62页 |
| 4.3.3 数据搬移指令单元设计 | 第62-64页 |
| 4.3.4 算术运算指令单元设计 | 第64-67页 |
| 4.4 P3级——访存阶段设计 | 第67-70页 |
| 4.4.1 访存控制器设计 | 第67-69页 |
| 4.4.2 数据存储器设计 | 第69页 |
| 4.4.3 访存级功能仿真 | 第69-70页 |
| 4.5 P4级——协处理单元设计 | 第70-72页 |
| 4.6 本章小结 | 第72-73页 |
| 5 多线程内核验证与结果分析 | 第73-87页 |
| 5.1 系统功能测试 | 第73-80页 |
| 5.1.1 数据相关处理测试 | 第74-75页 |
| 5.1.2 流水线暂停功能测试 | 第75-76页 |
| 5.1.3 异常处理测试 | 第76-77页 |
| 5.1.4 多线程功能测试 | 第77-80页 |
| 5.2 覆盖率驱动验证 | 第80-84页 |
| 5.2.1 建立UVM验证平台 | 第80-81页 |
| 5.2.2 构造覆盖点数据 | 第81-83页 |
| 5.2.3 功能覆盖率统计分析 | 第83-84页 |
| 5.3 逻辑综合与分析 | 第84-86页 |
| 5.4 本章小结 | 第86-87页 |
| 6 总结与展望 | 第87-89页 |
| 致谢 | 第89-91页 |
| 参考文献 | 第91-92页 |
