| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第9-14页 |
| 1.1 课题研究背景 | 第9-12页 |
| 1.1.1 5G技术研究现状 | 第9-10页 |
| 1.1.2 SCMA研究现状 | 第10-11页 |
| 1.1.3 论文研究内容及章节安排 | 第11-12页 |
| 1.2 本章小结 | 第12-14页 |
| 第二章 SCMA技术 | 第14-27页 |
| 2.1 多址接入技术的演进 | 第14-19页 |
| 2.1.1 传统的多址接入技术 | 第14-16页 |
| 2.1.2 非正交多址接入技术 | 第16-19页 |
| 2.2 SCMA编码原理 | 第19-21页 |
| 2.2.1 SCMA编码的相关理论模型 | 第19-20页 |
| 2.2.2 SCMA编码码本设计 | 第20-21页 |
| 2.3 SCMA译码原理 | 第21-26页 |
| 2.3.1 消息传递算法 | 第21-22页 |
| 2.3.2 MPA在SCMA译码器中的应用 | 第22-26页 |
| 2.4 本章小结 | 第26-27页 |
| 第三章 与SCMA级联的LDPC码 | 第27-31页 |
| 3.1 引言 | 第27页 |
| 3.2 LDPC码的由来与发展 | 第27-29页 |
| 3.3 QC-LDPC码的编码 | 第29-30页 |
| 3.3.1 传统的方法 | 第29页 |
| 3.3.2 利用准循环特性的编码方法 | 第29-30页 |
| 3.4 QC-LDPC码的译码 | 第30页 |
| 3.5 本章小结 | 第30-31页 |
| 第四章 级联LDPC编译码器的SCMA编译码系统仿真 | 第31-51页 |
| 4.1 引言 | 第31页 |
| 4.2 级联系统浮点仿真设计 | 第31-48页 |
| 4.2.1 总体设计框图与方案 | 第31-33页 |
| 4.2.2 LDPC编码器浮点仿真设计 | 第33-35页 |
| 4.2.3 SCMA编码器浮点仿真设计 | 第35-38页 |
| 4.2.4 SCMA译码器浮点仿真设计 | 第38-45页 |
| 4.2.5 LDPC译码器浮点仿真设计 | 第45页 |
| 4.2.6 浮点仿真结果与分析 | 第45-48页 |
| 4.3 级联系统定点仿真设计 | 第48-50页 |
| 4.4 本章小结 | 第50-51页 |
| 第五章 级联系统的FPGA实现 | 第51-66页 |
| 5.1 引言 | 第51页 |
| 5.2 FPGA设计概述 | 第51-54页 |
| 5.2.1 FPGA设计方法 | 第51-52页 |
| 5.2.2 本文采用的设计工具 | 第52-53页 |
| 5.2.3 FPGA功能验证方法 | 第53-54页 |
| 5.3 发射模块的FPGA设计实现 | 第54-57页 |
| 5.3.1 SCMA编码器的实现 | 第54-55页 |
| 5.3.2 发射部分模块设计 | 第55-57页 |
| 5.3.3 发射部分模块仿真 | 第57页 |
| 5.4 接收模块的FPGA设计实现 | 第57-64页 |
| 5.4.1 SCMA译码器的实现 | 第57-62页 |
| 5.4.2 接收部分模块设计 | 第62-64页 |
| 5.4.3 接收部分模块仿真 | 第64页 |
| 5.5 译码时延分析 | 第64页 |
| 5.6 本章小结 | 第64-66页 |
| 第六章 总结和展望 | 第66-68页 |
| 6.1 论文总结 | 第66-67页 |
| 6.2 不足与展望 | 第67-68页 |
| 参考文献 | 第68-71页 |
| 致谢 | 第71页 |