TD-LTE基站中数字中频系统的设计及FPGA实现
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-12页 |
| 1.1 课题研究背景 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 论文内容组织与安排 | 第11-12页 |
| 第2章 相关知识介绍 | 第12-25页 |
| 2.1 数字正交理论 | 第12-13页 |
| 2.2 带通采样定律 | 第13-15页 |
| 2.3 抽取与内插 | 第15-18页 |
| 2.3.1 抽取 | 第15-17页 |
| 2.3.2 内插 | 第17-18页 |
| 2.4 数字中频中常用滤波器 | 第18-21页 |
| 2.4.1 CIC 滤波器 | 第18-20页 |
| 2.4.2 半带滤波器 | 第20-21页 |
| 2.5 CPRI 协议简述 | 第21-23页 |
| 2.6 SERDES 技术 | 第23-24页 |
| 2.7 本章小结 | 第24-25页 |
| 第3章 系统设计 | 第25-29页 |
| 3.1 总体设计要求 | 第25页 |
| 3.2 总体设计方案 | 第25-28页 |
| 3.2.1 DDC 设计方案 | 第26-27页 |
| 3.2.2 DUC 设计方案 | 第27-28页 |
| 3.3 本章小结 | 第28-29页 |
| 第4章 数字中频硬件设计 | 第29-40页 |
| 4.1 中频及采样频率选取 | 第29-30页 |
| 4.2 ADC 选取 | 第30-31页 |
| 4.3 DAC 选取 | 第31-32页 |
| 4.4 时钟设计 | 第32-37页 |
| 4.4.1 时钟抖动与 ADC 性能 | 第32-33页 |
| 4.4.2 时钟方案的设计 | 第33-35页 |
| 4.4.3 时钟芯片选取及同步设计 | 第35-37页 |
| 4.5 电源设计 | 第37-38页 |
| 4.6 FPGA 选型 | 第38-39页 |
| 4.7 本章小结 | 第39-40页 |
| 第5章 系统的 FPGA 实现 | 第40-61页 |
| 5.1 FPGA 相关开发工具 | 第40-41页 |
| 5.2 接口的 FPGA 实现 | 第41-48页 |
| 5.2.1 FPGA 与 ADC 数据接口 | 第41-43页 |
| 5.2.2 FPGA 与 DAC 数据接口 | 第43-44页 |
| 5.2.3 SPI 总线接口 | 第44-45页 |
| 5.2.4 CPRI 接口 | 第45-47页 |
| 5.2.5 SERDES 接口 | 第47-48页 |
| 5.3 中频算法的 FPGA 设计 | 第48-56页 |
| 5.3.1 DDC 模块设计 | 第48-52页 |
| 5.3.2 DUC 模块设计 | 第52-56页 |
| 5.4 控制逻辑的 FPGA 设计 | 第56-59页 |
| 5.5 本章小结 | 第59-61页 |
| 第6章 系统实现及测试 | 第61-67页 |
| 6.1 系统硬件实现 | 第61-62页 |
| 6.2 系统测试 | 第62-66页 |
| 6.2.1 系统测试方法 | 第62-63页 |
| 6.2.2 系统测试过程 | 第63-66页 |
| 6.3 本章小结 | 第66-67页 |
| 第7章 总结和展望 | 第67-69页 |
| 7.1 本文总结 | 第67页 |
| 7.2 课题展望 | 第67-69页 |
| 致谢 | 第69-70页 |
| 参考文献 | 第70-73页 |
| 附录 1 攻读硕士学位期间发表的论文 | 第73-74页 |
| 附录 2 攻读硕士学位期间参加的科研项目 | 第74-75页 |
| 详细摘要 | 第75-80页 |
