| 英文缩写参照表 | 第7-13页 |
| 摘要 | 第13-15页 |
| Abstract | 第15-16页 |
| 第一章 绪论 | 第17-29页 |
| 1.1 无线体域网简介 | 第17-18页 |
| 1.2 高能效无线传感节点芯片的研究意义 | 第18-19页 |
| 1.3 国内外研究现状 | 第19-21页 |
| 1.4 高能效无线传感节点芯片遇到的问题和挑战 | 第21-22页 |
| 1.5 本文研究目标和主要贡献 | 第22-24页 |
| 1.6 论文结构安排 | 第24页 |
| 参考文献 | 第24-29页 |
| 第二章 高能效无线传感节点实现分析 | 第29-57页 |
| 2.1 高能效无线传感节点系统实现分析 | 第29-38页 |
| 2.1.1 无线传感节点及其能耗组成 | 第29-31页 |
| 2.1.2 传统减少传送数据的方法 | 第31-34页 |
| 2.1.3 基于压缩感知的数据压缩 | 第34-37页 |
| 2.1.4 高能效数据压缩方案分析 | 第37-38页 |
| 2.2 高能效无线传感节点电路实现分析 | 第38-49页 |
| 2.2.1 低电压电路能效分析 | 第39-41页 |
| 2.2.2 数字电路低电压的高能效策略及其鲁棒性分析 | 第41-46页 |
| 2.2.3 低电压高能效片上存储器实现分析 | 第46-49页 |
| 2.3 高能效无线传感节点低频生物信号处理分析 | 第49-51页 |
| 2.3.1 生物信号的带宽特点 | 第49-50页 |
| 2.3.2 低频生物信号处理的高能效分析 | 第50-51页 |
| 2.4 本章小结 | 第51-52页 |
| 参考文献 | 第52-57页 |
| 第三章 超低电压高能效片上存储器 | 第57-83页 |
| 3.1 双复制位线延迟技术 | 第58-64页 |
| 3.1.1 传统的灵敏放大器使能信号生成方法 | 第58-60页 |
| 3.1.2 复制位线延迟技术(DRBD) | 第60-62页 |
| 3.1.3 DRBD在低电压存储器中的性能改进 | 第62-64页 |
| 3.2 读字线共享技术 | 第64-72页 |
| 3.2.1 多端口存储器动态功耗分析建模 | 第65-66页 |
| 3.2.2 读字线共享技术(RWLS) | 第66-67页 |
| 3.2.3 译码器的功耗改进 | 第67页 |
| 3.2.4 存储单元阵列的功耗改进 | 第67-70页 |
| 3.2.5 读字线共享技术与列选策略的比较 | 第70-72页 |
| 3.3 全静态读电路和非最小沟道长度存储单元 | 第72-76页 |
| 3.3.1 全静态读电路的电路结构 | 第72-73页 |
| 3.3.2 全静态读电路的能效改进 | 第73-74页 |
| 3.3.3 非最小沟道长度存储单元电路 | 第74-75页 |
| 3.3.4 非最小沟道长度存储单元的能效改进 | 第75-76页 |
| 3.4 芯片实现和测试结果 | 第76-80页 |
| 3.4.1 片实现与测试平台 | 第76-78页 |
| 3.4.2 测试结果与性能比较 | 第78-80页 |
| 3.5 本章小结 | 第80页 |
| 参考文献 | 第80-83页 |
| 第四章 基于压缩感知的超低电压全异步编码器 | 第83-101页 |
| 4.1 编码器位宽和编码深度分析 | 第83-85页 |
| 4.2 超低电压双轨异步加法器 | 第85-90页 |
| 4.2.1 超低电压双轨异步电路基本单元 | 第85-88页 |
| 4.2.2 异步流水线加法器 | 第88-89页 |
| 4.2.3 异步流水线的低电压鲁棒性改进 | 第89-90页 |
| 4.3 超低电压双轨异步存储器 | 第90-93页 |
| 4.3.1 低电压动态读电路和传输门写电路 | 第90-92页 |
| 4.3.2 超低电压异步双轨多端口存储器 | 第92-93页 |
| 4.4 控制电路与随机序列生成器 | 第93-96页 |
| 4.4.1 伪随机二进制序列(PRBS) | 第93-94页 |
| 4.4.2 串行计算与零值检测电路(ZVD) | 第94-95页 |
| 4.4.3 ZVD的性能改进 | 第95-96页 |
| 4.5 片实现和测试结果 | 第96-99页 |
| 4.5.1 片实现与测试平台 | 第96-97页 |
| 4.5.2 测试结果与性能比较 | 第97-99页 |
| 4.6 本章小结 | 第99-100页 |
| 参考文献 | 第100-101页 |
| 第五章 低频生物信号处理的功耗优化策略 | 第101-111页 |
| 5.1 低频生物信号处理能效分析 | 第101-104页 |
| 5.1.1 串并架构能效分析 | 第101-102页 |
| 5.1.2 串并行计算功耗建模与优化 | 第102-104页 |
| 5.2 片实现与测试结果 | 第104-109页 |
| 5.2.1 可配置压缩感知编码器芯片 | 第104页 |
| 5.2.2 芯片测试结果 | 第104-109页 |
| 5.3 本章小结 | 第109页 |
| 参考文献 | 第109-111页 |
| 第六章 总结与展望 | 第111-115页 |
| 6.1 对本文工作的总结 | 第111-112页 |
| 6.2 对未来工作的展望 | 第112页 |
| 参考文献 | 第112-115页 |
| 在读博士学位期间所获科研成果 | 第115-117页 |
| 致谢 | 第117-118页 |