| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略词 | 第14-15页 |
| 第1章 绪论 | 第15-25页 |
| 1.1 Turbo编译码原理 | 第15-20页 |
| 1.1.1 编码原理 | 第15-16页 |
| 1.1.2 译码原理 | 第16-20页 |
| 1.2 Turbo码研究现状 | 第20-22页 |
| 1.2.1 Turbo码的理论分析 | 第20页 |
| 1.2.2 Turbo码的交织器设计 | 第20-21页 |
| 1.2.3 软输出迭代译码以及译码器实现 | 第21-22页 |
| 1.2.4 Turbo码的应用 | 第22页 |
| 1.3 论文的主要工作 | 第22-25页 |
| 1.3.1 本文工作与前人工作的联系和区别 | 第22-23页 |
| 1.3.2 论文内容提要 | 第23-25页 |
| 第2章 一种用Turbo码实现D-VLC系统亮度调节的方案 | 第25-39页 |
| 2.1 引言 | 第25页 |
| 2.2 D-VLC系统亮度调节问题 | 第25-27页 |
| 2.3 已有的通过信道编码调节D-VLC系统亮度的方案 | 第27-31页 |
| 2.3.1 RM码方案 | 第27-30页 |
| 2.3.2 Turbo码方案 | 第30-31页 |
| 2.4 本文提出的Turbo码调节D-VLC系统亮度方案 | 第31-33页 |
| 2.5 亮度范围及复杂度分析 | 第33-34页 |
| 2.6 性能仿真分析 | 第34-37页 |
| 2.6.1 RM码在D-VLC中的性能 | 第35-36页 |
| 2.6.2 Turbo码在D-VLC中性能 | 第36-37页 |
| 2.7 本章小结 | 第37-39页 |
| 第3章 Turbo码中两种改进的并行交织器 | 第39-53页 |
| 3.1 引言 | 第39页 |
| 3.2 Turbo码中交织器典型方案 | 第39-41页 |
| 3.3 并行交织器的碰撞自由条件 | 第41-42页 |
| 3.4 两种新并行交织器设计方案 | 第42-49页 |
| 3.4.1 几种典型并行交织器方案 | 第42-44页 |
| 3.4.2 基于S随机准则的并行编码匹配交织器 | 第44-46页 |
| 3.4.3 一种新的并行编码匹配交织器设计方案 | 第46-48页 |
| 3.4.4 一种新的并行RP交织器设计方案 | 第48-49页 |
| 3.5 仿真性能分析 | 第49-51页 |
| 3.5.1 新的并行编码匹配交织器 | 第49-50页 |
| 3.5.2 新的并行RP交织器 | 第50-51页 |
| 3.6 本章小结 | 第51-53页 |
| 第4章 Turbo码并行译码架构 | 第53-67页 |
| 4.1 引言 | 第53页 |
| 4.2 Turbo码编码 | 第53-54页 |
| 4.3 Turbo码译码算法 | 第54-58页 |
| 4.3.1 Log-MAP算法 | 第54-55页 |
| 4.3.2 Log-MAP简化算法 | 第55页 |
| 4.3.3 基于Chebyshev不等式简化的Log-MAP算法 | 第55-56页 |
| 4.3.4 改进的Log-MAP算法 | 第56-58页 |
| 4.4 分块并行译码 | 第58-61页 |
| 4.4.1 分块边界值的选取方式 | 第59-60页 |
| 4.4.2 子块译码方法 | 第60-61页 |
| 4.5 全并行译码架构 | 第61-63页 |
| 4.6 改进的译码架构 | 第63-66页 |
| 4.7 本章小结 | 第66-67页 |
| 第5章 Turbo码FPGA设计与实现 | 第67-83页 |
| 5.1 引言 | 第67页 |
| 5.2 Turbo编码器的FPGA总体框架设计 | 第67-69页 |
| 5.2.1 并行编码框架 | 第67-68页 |
| 5.2.2 编码器中QPP交织器的并行实现 | 第68-69页 |
| 5.3 Turbo译码器FPGA总体框架设计 | 第69-74页 |
| 5.3.1 译码器框架 | 第69-71页 |
| 5.3.2 译码器中QPP的交织与解交织器设计 | 第71-72页 |
| 5.3.3 Gamma值的计算 | 第72页 |
| 5.3.4 Alpha和Beta值的计算 | 第72-73页 |
| 5.3.5 LLR值的计算 | 第73-74页 |
| 5.4 实现过程 | 第74-80页 |
| 5.4.1 浮点仿真 | 第74页 |
| 5.4.2 定点仿真 | 第74-77页 |
| 5.4.3 Tubro编码顶层模块与时序 | 第77-78页 |
| 5.4.4 Turbo译码顶层模块与时序 | 第78-80页 |
| 5.5 译码器的FPGA设计结果及资源占用 | 第80-81页 |
| 5.6 本章小结 | 第81-83页 |
| 第6章 总结与展望 | 第83-85页 |
| 6.1 全文工作总结 | 第83-84页 |
| 6.2 未来研究展望 | 第84-85页 |
| 参考文献 | 第85-89页 |
| 作者攻读硕士学位期间的研究成果 | 第89-91页 |
| 致谢 | 第91页 |
