| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 课题背景 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-12页 |
| 1.3 论文的研究目标和主要内容 | 第12-13页 |
| 1.3.1 论文主要工作及设计指标 | 第12页 |
| 1.3.2 论文主要内容安排 | 第12-13页 |
| 第二章 LT码与乘积码理论基础 | 第13-27页 |
| 2.1 LT码理论基础 | 第13-16页 |
| 2.1.1 二进制删除信道模型 | 第13页 |
| 2.1.2 LT码编码原理 | 第13-14页 |
| 2.1.3 LT码译码原理 | 第14-15页 |
| 2.1.4 LT码的度分布函数 | 第15-16页 |
| 2.2 乘积码概述 | 第16-24页 |
| 2.2.1 乘积码编码原理 | 第16-17页 |
| 2.2.2 乘积码译码原理 | 第17-23页 |
| 2.2.3 乘积码译码性能分析 | 第23-24页 |
| 2.3 LT乘积级联码原理 | 第24-25页 |
| 2.4 本章小结 | 第25-27页 |
| 第三章 LT-乘积级联译码器RTL设计 | 第27-53页 |
| 3.1 具有纠错编码的可见光通信系统设计 | 第27-28页 |
| 3.2 LT-乘积级联码设计 | 第28页 |
| 3.3 LT码度分布函数设计 | 第28-31页 |
| 3.4 LT码译码器设计 | 第31-37页 |
| 3.4.1 LT码译码器电路整体结构设计 | 第31-33页 |
| 3.4.2 主控模块电路设计 | 第33-34页 |
| 3.4.3 度搜索电路设计 | 第34-35页 |
| 3.4.4 生成矩阵列搜索电路设计 | 第35-36页 |
| 3.4.5 生成矩阵行搜索电路设计 | 第36-37页 |
| 3.5 乘积码译码单元电路设计 | 第37-46页 |
| 3.5.1 单元译码电路 | 第37-38页 |
| 3.5.2 软判决信息计算电路 | 第38-39页 |
| 3.5.3 不确定位查找电路 | 第39-40页 |
| 3.5.4 测试序列生成电路 | 第40-41页 |
| 3.5.5 校验子译码电路 | 第41-43页 |
| 3.5.6 欧式距离度量电路 | 第43-45页 |
| 3.5.7 外信息计算电路 | 第45-46页 |
| 3.6 乘积码行译码与列译码电路设计 | 第46-50页 |
| 3.6.1 行列译码电路架构 | 第46-47页 |
| 3.6.2 信息缓存电路 | 第47-49页 |
| 3.6.3 译码控制电路 | 第49-50页 |
| 3.7 LT-乘积码级联译码器电路设计 | 第50-51页 |
| 3.8 本章小结 | 第51-53页 |
| 第四章 LT码与乘积码级联译码器电路仿真和验证 | 第53-65页 |
| 4.1 LT码与乘积码级联译码器电路功能仿真 | 第53-57页 |
| 4.1.1 LT码与乘积码级联译码器电路整体功能仿真平台设计 | 第53-54页 |
| 4.1.2 LT码译码器电路功能仿真 | 第54-55页 |
| 4.1.3 乘积码译码器电路仿真 | 第55页 |
| 4.1.4 LT-乘积级联译码器电路整体功能仿真 | 第55-57页 |
| 4.2 LT-乘积级联译码器电路FPGA验证 | 第57-60页 |
| 4.2.1 LT-乘积级联译码器电路FPGA验证平台设计 | 第57-58页 |
| 4.2.2 LT-乘积级联译码器电路FPGA验证结果和分析 | 第58-60页 |
| 4.3 LT-乘积级联译码器电路综合结果和比较 | 第60-62页 |
| 4.4 LT-乘积级联译码器电路误比特率计算 | 第62-64页 |
| 4.5 本章小结 | 第64-65页 |
| 第五章 总结与展望 | 第65-67页 |
| 5.1 总结 | 第65页 |
| 5.2 展望 | 第65-67页 |
| 致谢 | 第67-69页 |
| 参考文献 | 第69-73页 |
| 攻读硕士学位期间的学术成果和发表的论文 | 第73页 |
