基于FPGA的CPU的IP核设计与实现--针对EDA任务教学模型的实验系统的建设
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-19页 |
| 1.1 研究背景及意义 | 第11-12页 |
| 1.2 FPGA发展现状 | 第12-14页 |
| 1.3 高职教育发展现状 | 第14-17页 |
| 1.4 本文的主要内容 | 第17-19页 |
| 第二章 相关技术 | 第19-34页 |
| 2.1 EDA技术 | 第19-20页 |
| 2.2 HDL硬件描述语言 | 第20页 |
| 2.3 IP核介绍 | 第20-22页 |
| 2.4 CISC和RISC处理器 | 第22-23页 |
| 2.5 流水线技术 | 第23-26页 |
| 2.6 设计开发平台 | 第26-33页 |
| 2.6.1 FPGA芯片 | 第26页 |
| 2.6.2 Quartus II简介 | 第26-28页 |
| 2.6.3 ModelSim介绍 | 第28-30页 |
| 2.6.4 Synplify综合工具的使用 | 第30-33页 |
| 2.7 本章小结 | 第33-34页 |
| 第三章 系统需求分析 | 第34-41页 |
| 3.1 系统概述 | 第34-35页 |
| 3.1.1 系统开发目标 | 第34页 |
| 3.1.2 系统的主要用户 | 第34-35页 |
| 3.1.3 系统运行环境 | 第35页 |
| 3.2 系统需求分析 | 第35-40页 |
| 3.2.1 系统分析 | 第35-37页 |
| 3.2.2 系统建模 | 第37-39页 |
| 3.2.3 系统非功能性需求分析 | 第39-40页 |
| 3.3 本章小结 | 第40-41页 |
| 第四章 系统模型与教学设计 | 第41-59页 |
| 4.1 整体设计 | 第41-44页 |
| 4.2 缓存的设计 | 第44-47页 |
| 4.3 信息通道的设计 | 第47-49页 |
| 4.4 各大模块的设计 | 第49-58页 |
| 4.4.1 指令cache与指令单元的设计 | 第49-51页 |
| 4.4.2 译码单元的设计 | 第51-53页 |
| 4.4.3 执行单元的设计 | 第53-54页 |
| 4.4.4 寄存器阵列的设计 | 第54-56页 |
| 4.4.5 数据cache的设计 | 第56-58页 |
| 4.5 本章小结 | 第58-59页 |
| 第五章 系统实现 | 第59-68页 |
| 5.1 系统实现的方法 | 第59-60页 |
| 5.2 指令cache的实现 | 第60-61页 |
| 5.3 指令单元的实现 | 第61-62页 |
| 5.4 译码单元的实现 | 第62页 |
| 5.5 执行单元的实现 | 第62-64页 |
| 5.6 寄存器阵列的实现 | 第64-65页 |
| 5.7 数据cache的实现 | 第65-66页 |
| 5.8 系统的顶层的实现 | 第66-67页 |
| 5.9 本章小结 | 第67-68页 |
| 第六章 系统测试 | 第68-78页 |
| 6.1 系统测试的意义 | 第68-69页 |
| 6.2 测试信号的接口 | 第69-70页 |
| 6.3 指令cache的测试 | 第70-71页 |
| 6.4 指令单元的测试 | 第71页 |
| 6.5 译码单元的测试 | 第71-73页 |
| 6.6 执行单元的测试 | 第73-74页 |
| 6.7 寄存器阵列的测试 | 第74-75页 |
| 6.8 数据cache的测试 | 第75-76页 |
| 6.9 系统顶层的测试 | 第76-77页 |
| 6.10 本章小结 | 第77-78页 |
| 第七章 工作总结及研究展望 | 第78-79页 |
| 7.1 工作总结 | 第78页 |
| 7.2 研究展望 | 第78-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-82页 |
