| 摘要 | 第1-5页 |
| Abstract | 第5-7页 |
| 目录 | 第7-9页 |
| 引言 | 第9-11页 |
| 1 绪论 | 第11-18页 |
| ·课题研究背景与意义 | 第11-13页 |
| ·LTE 标准简介 | 第13-15页 |
| ·国内外的研究现状 | 第15-16页 |
| ·主要研究内容和创新 | 第16-18页 |
| 2 功率放大器非线性特性及行为模型 | 第18-31页 |
| ·功率放大器非线性特性 | 第18-21页 |
| ·幅度失真 | 第18-20页 |
| ·相位失真 | 第20-21页 |
| ·非线性失真计算与测量 | 第21-23页 |
| ·无记忆性功放行为模型 | 第23-25页 |
| ·查找表模型 | 第23页 |
| ·无记忆多项式模型 | 第23-25页 |
| ·Saleh 模型 | 第25页 |
| ·记忆性功放行为模型 | 第25-30页 |
| ·Volterra 级数模型 | 第26页 |
| ·记忆多项式模型 | 第26-28页 |
| ·Hammerstein 模型 | 第28-29页 |
| ·改进型 Hammerstein 模型 | 第29-30页 |
| ·本章小结 | 第30-31页 |
| 3 预失真关键技术 | 第31-48页 |
| ·预失真技术原理 | 第31-32页 |
| ·时延估计与调整 | 第32-38页 |
| ·提取训练序列 | 第38-39页 |
| ·模型参数估算 | 第39-46页 |
| ·LUT 模型预失真器 | 第39-41页 |
| ·记忆多项式模型预失真器 | 第41-44页 |
| ·改进型 Hammerstein 模型预失真器 | 第44-46页 |
| ·预失真信号计算 | 第46-47页 |
| ·本章小结 | 第47-48页 |
| 4 数字预失真硬件验证平台设计 | 第48-67页 |
| ·整体框图及硬件设计 | 第48-50页 |
| ·主要模块介绍 | 第50-52页 |
| ·FPGA 模块介绍 | 第50页 |
| ·ADC/DAC 模块介绍 | 第50-52页 |
| ·FPGA 程序设计 | 第52-66页 |
| ·训练序列提取模块设计 | 第52-54页 |
| ·数字下变频模块 | 第54-55页 |
| ·Nios 自适应参数提取模块设计 | 第55-60页 |
| ·查找表预失真器模块设计 | 第60-62页 |
| ·改进型 Hammerstein 预失真器模块设计 | 第62-66页 |
| ·本章小结 | 第66-67页 |
| 5 预失真平台性能测试 | 第67-75页 |
| ·系统测试步骤 | 第67-68页 |
| ·线性化平台测试结果及分析 | 第68-74页 |
| ·本章小结 | 第74-75页 |
| 6 总结与展望 | 第75-77页 |
| ·全文总结 | 第75页 |
| ·工作展望 | 第75-77页 |
| 参考文献 | 第77-81页 |
| 在学研究成果 | 第81-82页 |
| 致谢 | 第82页 |