可配置的AES算法IP核研究与实现
| 致谢 | 第1-6页 |
| 摘要 | 第6-7页 |
| ABSTRACT | 第7-10页 |
| 1 引言 | 第10-16页 |
| ·课题背景与研究领域综述 | 第10-12页 |
| ·数据加密标准DES | 第10-12页 |
| ·高级加密标准AES | 第12页 |
| ·研究意义 | 第12-14页 |
| ·研究内容与特色 | 第14页 |
| ·论文组织结构 | 第14-16页 |
| 2 可重用设计方法 | 第16-26页 |
| ·可重用设计方法概述 | 第16页 |
| ·基于SoPC技术的可重用设计方法的拓展 | 第16-19页 |
| ·FPGA技术 | 第19-22页 |
| ·NiosⅡ处理器 | 第20-21页 |
| ·Avalon总线 | 第21-22页 |
| ·可复用的IP核 | 第22-25页 |
| ·IP核的设计 | 第22-24页 |
| ·IP核的验证 | 第24-25页 |
| ·本章小结 | 第25-26页 |
| 3 AES算法原理 | 第26-39页 |
| ·密码体制及分类 | 第26-27页 |
| ·AES算法基础 | 第27-29页 |
| ·符号与惯例 | 第27-28页 |
| ·数学基础 | 第28-29页 |
| ·AES算法详述 | 第29-38页 |
| ·轮变换 | 第31-33页 |
| ·密钥扩展 | 第33-34页 |
| ·工作模式 | 第34-38页 |
| ·本章小结 | 第38-39页 |
| 4 可配置AES算法IP核的实现 | 第39-57页 |
| ·AES算法硬件结构 | 第39-41页 |
| ·算法实现 | 第41-51页 |
| ·模块划分与功能描述 | 第41-42页 |
| ·总线接口模块 | 第42-46页 |
| ·加解密模块 | 第46-49页 |
| ·密钥扩展模块 | 第49-51页 |
| ·IP核仿真结果 | 第51-56页 |
| ·单个模块测试 | 第51-52页 |
| ·IP核整体测试 | 第52-55页 |
| ·IP核性能比较 | 第55-56页 |
| ·本章小结 | 第56-57页 |
| 5 基于AES算法IP核的SoPC系统实现 | 第57-66页 |
| ·文件加解密系统的实现 | 第57-61页 |
| ·系统硬件设计 | 第57-59页 |
| ·系统软件设计 | 第59-61页 |
| ·可重配置加解密系统的实现 | 第61-65页 |
| ·可配置的AES算法IP核的使用 | 第65页 |
| ·本章小结 | 第65-66页 |
| 6 结论 | 第66-67页 |
| 参考文献 | 第67-69页 |
| 作者简历 | 第69-71页 |
| 学位论文数据集 | 第71页 |
