| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-23页 |
| ·流应用的数据和访存特性 | 第11-13页 |
| ·应用特征 | 第11-12页 |
| ·存储访问模式 | 第12页 |
| ·存储系统设计要求 | 第12-13页 |
| ·软硬件预取技术 | 第13-17页 |
| ·流缓冲Stream Buffer | 第13-14页 |
| ·SPT结构 | 第14-15页 |
| ·串行Stream Cache | 第15-16页 |
| ·并行Stream Cache | 第16页 |
| ·软件预取策略 | 第16-17页 |
| ·新型处理器存储系统介绍 | 第17-21页 |
| ·VIRAM的PIM体系结构 | 第17-18页 |
| ·BlueGene/L预取缓冲+片上eDRAM存储结构 | 第18-19页 |
| ·Cell本地存储+DMA存储结构 | 第19-20页 |
| ·X64三级存储层次结构 | 第20-21页 |
| ·存储结构小结 | 第21页 |
| ·本文的主要工作与成果 | 第21-22页 |
| ·论文结构 | 第22-23页 |
| 第二章 层次并行流存储系统结构 | 第23-35页 |
| ·设计思想 | 第23-25页 |
| ·片内三级存储层次设计思想 | 第23页 |
| ·改进存储系统的必要性与可行性 | 第23-25页 |
| ·流存储系统整体结构 | 第25-26页 |
| ·详细设计 | 第26-34页 |
| ·流处理器内部存储层次介绍 | 第26-27页 |
| ·共享二级缓存子系统设计 | 第27-33页 |
| ·DDR控制模块 | 第33-34页 |
| ·小结 | 第34-35页 |
| 第三章 层次并行流存储系统VLSI实现及验证 | 第35-45页 |
| ·X64处理器环境 | 第35-36页 |
| ·验证方法 | 第36-40页 |
| ·模块测试 | 第36-38页 |
| ·组合测试 | 第38页 |
| ·系统测试 | 第38-40页 |
| ·VLSI实现效率 | 第40-41页 |
| ·综合结果 | 第41-44页 |
| ·小结 | 第44-45页 |
| 第四章 层次并行流存储系统性能评测 | 第45-54页 |
| ·流编程模型 | 第45-46页 |
| ·流编译器 | 第46-48页 |
| ·实验结果与分析 | 第48-53页 |
| ·测试环境 | 第48-49页 |
| ·共享二级缓存性能评测 | 第49-51页 |
| ·预取缓存性能评测 | 第51-53页 |
| ·小结 | 第53-54页 |
| 第五章 层次并行流存储系统可扩展性 | 第54-62页 |
| ·流处理器扩展方式 | 第54-56页 |
| ·层次并行流存储系统扩展效率 | 第56-61页 |
| ·互连网络规模的影响 | 第56-59页 |
| ·二级缓存和片外存储器的影响 | 第59-61页 |
| ·小结 | 第61-62页 |
| 第六章 结束语 | 第62-64页 |
| 致谢 | 第64-65页 |
| 参考文献 | 第65-68页 |
| 作者在学期间取得的学术成果 | 第68-69页 |
| 作者在学期间参与的科研项目 | 第69页 |