L波段频率合成器的研究与应用
| 中文摘要 | 第1-5页 |
| 英文摘要 | 第5-8页 |
| 第一章 引言 | 第8-11页 |
| 1．1 本论文课题来源 | 第8页 |
| 1．2 频率合成技术的特点及发展趋势 | 第8-10页 |
| 1．3 本论文要解决的问题 | 第10-11页 |
| 第二章 基本理论 | 第11-43页 |
| 2．1 直接数字频率合成器（DDS）技术 | 第11-26页 |
| 2．1．1 DDS技术基础 | 第11-15页 |
| 2．1．2 理解DDS采样输出的概念 | 第15-16页 |
| 2．1．3 DDS的跳频能力 | 第16-17页 |
| 2．1．4 DAC分辨率对杂散性能的影响 | 第17-18页 |
| 2．1．5 过采样对杂散性能的影响 | 第18-19页 |
| 2．1．6 相位累加器截断对杂散性能的影响 | 第19-23页 |
| 2．1．7 其它DDS杂散源 | 第23-25页 |
| 2．1．8 DDS系统对时钟抖动和相位噪声的考虑 | 第25-26页 |
| 2．2 锁相环（PLL）基本原理 | 第26-40页 |
| 2．2．1 锁相环的结构及数学模型 | 第26-33页 |
| 2．2．1．1 鉴相器的数学模型 | 第28-29页 |
| 2．2．1．2 压控振荡器的数学模型 | 第29页 |
| 2．2．1．3 环路滤波器的数学模型 | 第29-33页 |
| 2．2．2 锁相环的线性相位模型和基本方程 | 第33-36页 |
| 2．2．3 锁相环的非线性分析 | 第36-37页 |
| 2．2．4 锁相环的相位噪声模型 | 第37-40页 |
| 2．3 微带低通滤波器及耦合器 | 第40-43页 |
| 第三章 DDS＋PLL频率合成器系统设计 | 第43-62页 |
| 3．1 基本设计方案的选择 | 第43-51页 |
| 3．1．1 DDS激励PLL的锁相倍频方案 | 第44页 |
| 3．1．2 PLL内插DDS的组合方案 | 第44-46页 |
| 3．1．3 DDS输出频段的选择 | 第46-47页 |
| 3．1．4 PLL＋DDS系统中的相位噪声 | 第47-49页 |
| 3．1．5 PLL＋DDS频率合成器中杂散的抑制 | 第49-50页 |
| 3．1．6 PLL＋DDS频率合成器的转换时间 | 第50-51页 |
| 3．2 方案的设计和论证 | 第51-62页 |
| 3．2．1 方案的原理框图 | 第51页 |
| 3．2．2 方案的可行性论证 | 第51-52页 |
| 3．2．3 设计原理及实现 | 第52-62页 |
| 3．2．3．1 DDS电路设计原理及实现 | 第52-55页 |
| 3．2．3．2 PLL电路设计原理及实现 | 第55-60页 |
| 3．2．3．3 单片机电路设计原理及实现 | 第60-61页 |
| 3．2．3．4 电路设计时其它需要注意的地方 | 第61-62页 |
| 第四章 频率合成器的测试结果 | 第62-68页 |
| 4．1 跳频时间的测试 | 第62-63页 |
| 4．2 相噪和杂散测试 | 第63-66页 |
| 4．3 实物照片 | 第66-68页 |
| 第五章 结论 | 第68-69页 |
| 参考文献 | 第69-71页 |
| 致谢 | 第71-72页 |
| 个人简历及研究成果 | 第72-73页 |
| 附录1源程序代码 | 第73-80页 |
| 附录2奖状 | 第80-81页 |
| 附录3发表文章的目录 | 第81页 |
