基于DDS和PLL技术的频率合成器设计与实现
| 摘要 | 第1-12页 |
| ABSTRACT | 第12-13页 |
| 第一章 绪论 | 第13-17页 |
| ·课题研究背景与意义 | 第13-14页 |
| ·频率合成技术的发展 | 第14-16页 |
| ·本文主要研究内容 | 第16-17页 |
| 第二章 DDS 频率合成技术 | 第17-29页 |
| ·DDS 的工作原理和主要特点 | 第17-20页 |
| ·DDS 的工作原理 | 第17-18页 |
| ·DDS 的主要特点 | 第18-20页 |
| ·DDS 的结构 | 第20-23页 |
| ·相位累加器 | 第20-21页 |
| ·查询表ROM | 第21-22页 |
| ·数模转换器DAC | 第22-23页 |
| ·DDS 的主要特性分析 | 第23-29页 |
| ·DDS 的频谱分析 | 第23-24页 |
| ·DDS 的杂散分析 | 第24-27页 |
| ·DDS 的相位噪声分析 | 第27-29页 |
| 第三章 PLL 频率合成技术 | 第29-44页 |
| ·PLL 的工作原理和主要特点 | 第29-31页 |
| ·PLL 的工作原理 | 第29-30页 |
| ·PLL 的主要特点 | 第30-31页 |
| ·PLL 的结构 | 第31-35页 |
| ·鉴相器 | 第31-32页 |
| ·环路滤波器 | 第32-34页 |
| ·压控振荡器 | 第34-35页 |
| ·PLL 的主要特性分析 | 第35-44页 |
| ·PLL 的主要参数 | 第35-36页 |
| ·PLL 的捕获性能分析 | 第36-37页 |
| ·PLL 的跟踪性能分析 | 第37页 |
| ·PLL 的相位噪声分析 | 第37-42页 |
| ·PLL 的杂散性能分析 | 第42-44页 |
| 第四章 频率合成器的设计方案 | 第44-55页 |
| ·课题要求 | 第44页 |
| ·方案设计 | 第44-48页 |
| ·方案介绍 | 第44-46页 |
| ·最终实现方案 | 第46-48页 |
| ·器件选择 | 第48-51页 |
| ·直接数字频率合成器芯片 | 第48-49页 |
| ·锁相环芯片 | 第49-50页 |
| ·压控振荡器芯片 | 第50-51页 |
| ·性能分析 | 第51-55页 |
| ·系统的输出频率 | 第51页 |
| ·系统的频率、相位分辨率 | 第51-52页 |
| ·系统的相位噪声 | 第52-53页 |
| ·系统的杂散 | 第53页 |
| ·系统的建立时间 | 第53-54页 |
| ·系统的频率、相位阶跃和频率斜升跟踪 | 第54-55页 |
| 第五章 硬件电路的具体设计与实现 | 第55-74页 |
| ·硬件电路的设计 | 第55-68页 |
| ·发射端的频综电路设计 | 第55-61页 |
| ·接收端的频综电路设计 | 第61-68页 |
| ·硬件实现中的重难点问题 | 第68-70页 |
| ·环路滤波器参数选择 | 第68页 |
| ·电源滤波 | 第68-69页 |
| ·PCB 电路板设计 | 第69-70页 |
| ·系统的屏蔽 | 第70页 |
| ·测试结果分析 | 第70-74页 |
| ·相位噪声 | 第70-73页 |
| ·杂散 | 第73页 |
| ·频率（相位）分辨率 | 第73页 |
| ·系统配置时间 | 第73-74页 |
| 结束语 | 第74-75页 |
| 致谢 | 第75-76页 |
| 参考文献 | 第76-78页 |
| 作者在学期间取得的学术成果 | 第78-79页 |
| 附录A 频综实物图 | 第79-80页 |
| 附录B 时钟频谱图 | 第80-84页 |
