| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第13-18页 |
| 1.1 课题的研究背景和研究意义 | 第13-14页 |
| 1.2 国内外研究现状 | 第14-16页 |
| 1.3 本文主要工作与组织结构 | 第16-17页 |
| 1.4 小结 | 第17-18页 |
| 第2章 忆阻器理论模型及SPICE仿真模型 | 第18-27页 |
| 2.1 忆阻器的特性 | 第18-19页 |
| 2.2 忆阻器的三类材料模型 | 第19-20页 |
| 2.3 HP忆阻器工作原理 | 第20-24页 |
| 2.4 忆阻器SPICE仿真模型 | 第24-26页 |
| 2.5 小结 | 第26-27页 |
| 第3章 CMOS忆阻器混合电路的应用 | 第27-36页 |
| 3.1 RRAM | 第27-32页 |
| 3.1.1 RRAM读写操作 | 第27-29页 |
| 3.1.2 RRAM结构及存在的问题 | 第29-31页 |
| 3.1.3 RRAM耐久性退化及物理起因 | 第31-32页 |
| 3.2 MRL逻辑门电路 | 第32-35页 |
| 3.2.1 MRL与门和或门 | 第33-34页 |
| 3.2.2 基于MRL门的与非和或非门 | 第34-35页 |
| 3.3 小结 | 第35-36页 |
| 第4章 基于RRAM的可靠性设计 | 第36-48页 |
| 4.1 RRAM的故障分析 | 第36-37页 |
| 4.2 RRAM自修复设计方案 | 第37-40页 |
| 4.2.1 ECC模块 | 第37-38页 |
| 4.2.2 自修复(Self-repair)模块 | 第38-40页 |
| 4.3 细粒度重配置(fine-grained remapping) | 第40-41页 |
| 4.4 实验仿真 | 第41-46页 |
| 4.4.1 错误率估算 | 第42-45页 |
| 4.4.2 实验结果 | 第45-46页 |
| 4.5 小结 | 第46-48页 |
| 第5章 基于MRL逻辑门电路可靠性设计 | 第48-57页 |
| 5.1 MRL逻辑门的可靠性分析 | 第48-49页 |
| 5.2 MRL逻辑门故障分析 | 第49-53页 |
| 5.3 定期检测修复方案 | 第53-54页 |
| 5.4 仿真结果 | 第54-56页 |
| 5.5 小结 | 第56-57页 |
| 结论 | 第57-59页 |
| 参考文献 | 第59-63页 |
| 附录A 攻读硕士学位期间发表的论文和参加的项目 | 第63-64页 |
| 致谢 | 第64页 |