| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-18页 |
| 1.1 课题研究背景和意义 | 第10-14页 |
| 1.2 NAND闪存纠错技术的研究现状 | 第14-16页 |
| 1.3 论文主要工作及结构安排 | 第16-18页 |
| 第二章 NAND闪存简介 | 第18-25页 |
| 2.1 NAND闪存简介 | 第18-24页 |
| 2.1.1 NAND闪存的结构组成 | 第18-21页 |
| 2.1.2 NAND闪存的读写误码特性 | 第21-22页 |
| 2.1.3 NAND闪存的接口速度 | 第22-24页 |
| 2.3 本章小结 | 第24-25页 |
| 第三章 适用于NAND闪存的准循环LDPC码构造 | 第25-50页 |
| 3.1 LDPC（低密度奇偶校检）码简介 | 第25-28页 |
| 3.1.1 LDPC码的基本概念及定义 | 第25-27页 |
| 3.1.2 LDPC码构造法 | 第27-28页 |
| 3.2 QC-LDPC码简介 | 第28-32页 |
| 3.2.1 QC-LDPC码的基本概念 | 第28-30页 |
| 3.2.2 QC-LDPC码的短环检测 | 第30-32页 |
| 3.3 QC-LDPC码构造法 | 第32-35页 |
| 3.3.1 阵列QC-LDPC码 | 第32-33页 |
| 3.3.2 SFT-QC-LDPC码和Fossirier码 | 第33-34页 |
| 3.3.3 基于搜索的QC-LDPC码 | 第34-35页 |
| 3.4 一种优化短环的高码率QC-LDPC码构造法 | 第35-44页 |
| 3.4.1 QC-LDPC码的短环数量与码率的关系 | 第35-37页 |
| 3.4.2 一种优化短环的高码率QC-LDPC码构造法 | 第37-42页 |
| 3.4.3 仿真结果及分析 | 第42-44页 |
| 3.5 适用于NAND闪存的准循环LDPC码构造及性能仿真 | 第44-49页 |
| 3.5.1 适用于NAND闪存的QC-LDPC码构造 | 第44-46页 |
| 3.5.2 适用于NAND闪存的QC-LDPC码性能仿真 | 第46-49页 |
| 3.6 本章小结 | 第49-50页 |
| 第四章 用于NAND闪存的准循环LDPC码编码器设计 | 第50-64页 |
| 4.1 LDPC码的编码原理介绍 | 第50-55页 |
| 4.1.1 传统编码算法 | 第50-51页 |
| 4.1.2 RU编码算法 | 第51-53页 |
| 4.1.3 QC-LDPC的编码算法 | 第53-55页 |
| 4.2 构造QC-LDPC码的准循环系统生成矩阵 | 第55-57页 |
| 4.3 适用于NAND闪存的QC-LDPC码并行编码器设计 | 第57-63页 |
| 4.3.1 改进的QC-LDPC码并行编码算法设计 | 第57-61页 |
| 4.3.2 用于NAND闪存的QC-LDPC编码器设计 | 第61-62页 |
| 4.3.3 性能及资源分析 | 第62-63页 |
| 4.4 本章小结 | 第63-64页 |
| 结论 | 第64-66页 |
| 参考文献 | 第66-70页 |
| 攻读硕士学位期间取得的研究成果 | 第70-71页 |
| 致谢 | 第71-72页 |
| 附件 | 第72页 |
